3.多路选择器( Multiplexers) (参考书页P72一77) 可用于构成总线和交换机等。 多输入,单输出(多路开关)。从一组数 据源选择一个送到输出。 1Do1D11D21D32D2D12D22D3 20 IS IDo 1D3:2S2D0 2D3 A A 10 2Q 74153框图
3．多路选择器（Multiplexers） （参考书页 P72－77） 可用于构成总线和交换机等。 ➢ 多输入，单输出（多路开关）。从一组数 据源选择一个送到输出。 74153 框图 1Q 1D0 1D1 1D2 1D3 2Q 2D0 2D1 2D2 2D3 1Q A0 A1 1D0 1D3 2Q 1S … 2S 2D0 … 2D3
74153型双四选一多路选择器功能表 000允2S 允许地址码输出 000 000 A 许地址码 A Q0 2Q02D02D12D22D IDo &|≥ 10 AA 2Do &|≥ 2D 20 2D 2D 2S 利用与门作门控
利用与门作门控。 74153 型双四选一多路选择器功能表 允许 1 S 1 0 0 0 0 允许 2 S 1 0 0 0 0 地 A 1 0 0 1 1 A 1 0 0 1 1 址码 A 0 0 1 0 1 地址码 A 0 0 1 0 1 输出 1 Q 0 1 D 0 1 D 1 1 D 2 1 D 3 输出 2 Q 0 2 D 0 2 D 1 2 D 2 2 D 3 1 Q 2 Q 1 & 1 & 1 11 1 11 1 S 1 D 0 1 D 1 1 D 2 1 D 3 A 1 A 0 2 S 2 D 0 2 D 1 2 D 2 2 D 3
利用传输门4-1多路选择器 IG (S0=0) (S1=0) IG (S0=1) IG (S0=0) S1=0 (S0=1) 使能端用于扩展。 可利用使能并行控制多个多路选择器构成 多位的多路选择器。 用多路选择器实现组合逻辑。 多路选择器的结构是与或逻辑,由地址选 择数据。如把地址的所有组合作为最小项看,则 也可认为数据选择最小项求和。因任何逻辑函数 均表示为最小项之和的形式,所以,逻辑结构为 选择求积和的多路选择器可被用实现组合逻辑
利用传输门 4－1 多路选择器 使能端用于扩展。 可利用使能并行控制多个多路选择器构成 多位的多路选择器。 ➢ 用多路选择器实现组合逻辑。 多路选择器的结构是与或逻辑，由地址选 择数据。如把地址的所有组合作为最小项看，则 也可认为数据选择最小项求和。因任何逻辑函数 均表示为最小项之和的形式，所以，逻辑结构为 选择求积和的多路选择器可被用实现组合逻辑 TG (S0=1) TG (S0=0) TG (S0=0) TG (S0=1) TG (S1=0) TG (S1=0) Y D3 D2 D1 D0 S1 S0
电路。与译码器实现组合逻辑原理相同,但不用 附加或门。 方法1:对于n个选择输入端情况,将n 个变量接选择端,对应最小项真值表为1的数据 输入端接1,其它接0。可实现n变量逻辑函数。 例:用8-1多路选择器实现逻辑函数: 8×1MUX F=AB+AC+BO Sz 0001 00 01 方法2:可用有n个选择输入端的多路选 择器实现n+1变量的逻辑函数。 原理:函数输出总能表示为0,1,和第n 1输入变量的原与补四种形式之一对n个输入 变量最小项求积和的形式
电路。与译码器实现组合逻辑原理相同，但不用 附加或门。 方法 1：对于 n 个选择输入端情况，将 n 个变量接选择端，对应最小项真值表为 1 的数据 输入端接 1，其它接 0。可实现 n 变量逻辑函数。 例：用 8－1 多路选择器实现逻辑函数： F = AB + AC + BC 方法 2：可用有 n 个选择输入端的多路选 择器实现 n＋1 变量的逻辑函数。 原理：函数输出总能表示为 0，1，和第 n ＋1 输入变量的原与补四种形式之一对 n 个输入 变量最小项求积和的形式。 AB C 00 01 11 10 0 0 1 1 1 1 1 1 0 1 0 1 2 3 4 6 7 5 S1 S0 8×1MUX A S2 B C F 0 1
例:用4-1多路选择器实现三变量函数。 F(X,Y,Z)=∑m(1,2,,7) 输入 输出 4XIMUX XYZ 000 0 001 1 F=Z 010 0 F=Z 101 0F=0 1F=1 例:用8-1多路选择器实现四变量函数。 8×1MUX ABC D 0000 0 B 0001 F=D 0010 0 00 F=D 0100 010 000000 F 1000 1001 F=0 1010 1011 F=D 1100 10 F=1 F(A,B,C,D)=∑m(1,3,41,1,11415
例：用 4－1 多路选择器实现三变量函数。 F( X,Y ,Z ) =∑m(1,2,6,7 ) 例：用 8－1 多路选择器实现四变量函数。 F( A,B,C,D) =∑m(1,3,4,11,12,13,14,15) 输入 X Y Z 输出 F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 F＝Z 1 0 F＝Z 0 0 F＝0 1 1 F＝1 A B C D F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 F＝D 0 1 F＝D 1 0 F＝D 0 0 F＝0 0 0 F＝0 0 1 F＝D 1 1 F＝1 1 1 F＝1 0 1 2 3 4 6 7 5 S1 S0 8×1MUX S2 0 D A B C F 1 4×1MUX 0 1 2 3 S0 S1 F 1 0 Z Z Y X
多路选择器的扩展。(自学) 4数据分路器。( Demultiplexer) 多路选择器的逆操作。从单数据源接受信 息,传送到2个可能的输出。特定输出的选择 有n条输入选择线控制。 例:1-4分路器。 rO 仔细审察发现,1-4分路器与带使能端的2 4译码器等同。对于译码器,输入为S1、S2, E为使能。对于分路器,E为数据源,S1、S2为 选择变量。两种电路完全相同,应用不同。因此 称为译码/分路器。 5.二进加法器( Binary adder) (参考书页p138-140)(p47-48) >层次化设计
➢ 多路选择器的扩展。（自学） 4． 数据分路器。（Demultiplexer） 多路选择器的逆操作。从单数据源接受信 息，传送到 2 n 个可能的输出。特定输出的选择 有 n 条输入选择线控制。 例：1－4 分路器。 仔细审察发现，1－4 分路器与带使能端的 2 －4 译码器等同。对于译码器，输入为 S1、S2， E 为使能。对于分路器，E 为数据源，S1、S2为 选择变量。两种电路完全相同，应用不同。因此 称为译码/分路器。 5． 二进加法器（Binary Adder） （ 参考书页 p138－140）（p47－48） ➢ 层次化设计。 E 0 S0 0 S1 0 D3 0 D2 0 D1 0 D0 0
半加器:完成二个位的加法。(不包括进位)。 全加器:完成三个位的加法(包括进位)。 两个半加器完成一个全加。 >半加器 输入 输出 X Y c S 00 0 S=XY+XY=X⊕Y C=XY 全加器 输入 输出 XYZ C S 001 011 100 0 101 10
半加器：完成二个位的加法。（不包括进位）。 全加器：完成三个位的加法（包括进位）。 两个半加器完成一个全加。 ➢ 半加器 S = XY + XY = X⊕Y C = XY ➢ 全加器 输入 X Y 输出 C S 0 0 0 1 1 0 1 1 0 0 0 1 0 1 1 0 输入 X Y Z 输出 C S 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 1 C S Y X
经卡诺图化简得 S=(X】)⊕z C=Xr+Z(Xen) C 脉动(串行)进位多位加法器 ( Binary ripple carry adder) 13 B2 a BI A Bo A C C FA FA FA FA 电路特点:简单。层次化设计的优点。用标 准方法需九位输入的真值表。 电路缺点:延时大(2n+2(加延时))。 超前进位(并行)加法器 ( Carry Lookahead Adder) 提高速度思路:延时主要由进位产生,当输
经卡诺图化简得： S = ( X ⊕Y )⊕Z C = XY + Z( X ⊕Y ) ➢ 脉动（串行）进位多位加法器 （Binary Ripple Carry Adder） 电路特点：简单。层次化设计的优点。用标 准方法需九位输入的真值表。 电路缺点：延时大（2n＋2（加延时））。 ➢ 超前进位（并行）加法器 （Carry Lookahead Adder） 提高速度思路：延时主要由进位产生，当输 Z Y X C S FA FA FA FA B1 A1 B0 A0 C4 C3 C2 C1 S3 S2 S1 S0 C0 B3 A3 B2 A2
入和进位已确定,则各级进位已由组合逻辑确 定,找出产生进位的最小延时逻辑。 把全加器分为二部分:FPA( Partial full ader)和进位线。 FPA中只根据AB便可产生本级的P与G, P决定前级给本级的进位是否下传,G决定本级 进位是否产生。 P=A1⊕B; 4,B 第I+1级进位逻辑方程可表示为: C,=G +PC 四位加法器各级进位逻辑可逐步叠代得: C,=G+PC C=G+PG+PPC C3=G2+PG+PPGo+PPPCO 可以发现,各级进位均可用首级进位与前级 P、G的积或运算表示,因此可用二级与或逻辑 代替实现,替代逻辑的延时是固定的,即二级门 延时。原逻辑进位延时为2n 依此方法,可逐级产生进位输出,但在高位 会产生扇入问题,因此选四位组,并产生组片 PG信号,以便扩展用
入和进位已确定，则各级进位已由组合逻辑确 定，找出产生进位的最小延时逻辑。 把全加器分为二部分：FPA（Partial full adder）和进位线。 FPA 中只根据 AB 便可产生本级的 P 与 G， P 决定前级给本级的进位是否下传，G 决定本级 进位是否产生。 Pi = Ai ⊕Bi Gi = AiBi 第 I＋1 级进位逻辑方程可表示为： Ci+1 = Gi + Pi Ci 四位加法器各级进位逻辑可逐步叠代得： C1 = G0 + P0 C0 C2 = G1 + P1G0 + P1 P0C0 C3 = G2 + P2G1 + P2 P1G0 + P2 P1 P0C0 可以发现，各级进位均可用首级进位与前级 P、G 的积或运算表示，因此可用二级与或逻辑 代替实现，替代逻辑的延时是固定的，即二级门 延时。原逻辑进位延时为 2n。 依此方法，可逐级产生进位输出，但在高位 会产生扇入问题，因此选四位组，并产生组片 PG 信号，以便扩展用
B2 Bo Ao PFA PFA PFA G P C Ge Po ············ ···中···········可··············引············上· PPPP Go-3=G3+PG2+PPG+PPPGo 自学书页P139-140,加法器扩展
P0－3 ＝P3 P2 P1 P0 G0－3 = G3 + P3G2 + P3 P2G1 + P3 P2 P1G0 自学书页 P139－140，加法器扩展。 S G P B A C PFA PFA PFA PFA C0 B3 A3 B2 A2 B1 A1 B0 A0 G3 P3 C3 S2 C2 S1 G1 P1 S G0 G2 P2 C1 0 C4 S3 P0 G0－3 P0－3