第5章通用时序电路模块及应用 5.4计数器 计数器是按预定状态序列变化以表征触 发时钟脉冲输入个数的时序逻辑模块 ≯计数器主要由触发器构成,附加逻辑除使 触发器按预定状态序列变化,还使计数器 具有清0、使能、加载等功能。 >在数据的寄存上寄存器与计数器相似。寄 存器着重于数据的存储与操作,计数器强 调数据序列变化,其在数字系统的操作控 制方面有重要应用。 计数器的输入时钟:1.时钟源;2.其它脉 冲源。问隔可相等或随机。 >同步计数器:其触发器具有共同时钟, 异步计数器。其部分或全部触发器不具有 共同时钟,一般来自其它触发器输出跳 变 计数器状态改变主要取决于计数器的当 前状态。 >按状态序列变化规律,计数器可分为二进 制和非二进制计数器
第 5 章 通用时序电路模块及应用 5.4 计数器 ➢ 计数器是按预定状态序列变化以表征触 发时钟脉冲输入个数的时序逻辑模块。 ➢ 计数器主要由触发器构成，附加逻辑除使 触发器按预定状态序列变化，还使计数器 具有清 0、使能、加载等功能。 ➢ 在数据的寄存上寄存器与计数器相似。寄 存器着重于数据的存储与操作，计数器强 调数据序列变化，其在数字系统的操作控 制方面有重要应用。 ➢ 计数器的输入时钟：1.时钟源;2.其它脉 冲源。间隔可相等或随机。 ➢ 同步计数器：其触发器具有共同时钟， 异步计数器。其部分或全部触发器不具有 共同时钟，一般来自其它触发器输出跳 变。 ➢ 计数器状态改变主要取决于计数器的当 前状态。 ➢ 按状态序列变化规律，计数器可分为二进 制和非二进制计数器
5.4.1异步二进制计数器 二进制计数器:状态按二进制数序列变化。 计数范围:决定于触发器个数,n个触发器 构成计数器可二进计数0-2-。 加减法计数器:计数序列二进增加或减少。 例:4位二进加减计数器。 计数序列 加计数 减计数 Q302010o 十进数 Q3Q忑Q 0000 0 1111 15 0001 1110 14 0010 1101 13 3 0011 1100 12 0100 1011 0101 5 1010 0110 1001 0111 7 1000 1000 0111 1001 0110 10 1010 10 0101 0100 1100 011 1101 13 0102 14 1110 14 0001 5 1111 15 0000 二进加计数序列特点:同步于计数脉冲,最 低位Q状态每次改变;其余各位状态改变在其相
5.4.1 异步二进制计数器 二进制计数器：状态按二进制数序列变化。 计数范围：决定于触发器个数，n 个触发器 构成计数器可二进计数 0－2 n－1 。 加减法计数器：计数序列二进增加或减少。 例：4 位二进加减计数器。 计数序列： 二进加计数序列特点：同步于计数脉冲，最 低位 Q0状态每次改变；其余各位状态改变在其相 加计数 Q3Q2Q1Q0 十进数 减计数 Q3 Q2Q1Q0 0 0 0 0 0 0 1 1 1 1 15 1 0 0 0 1 1 1 1 1 0 14 2 0 0 1 0 2 1 1 0 1 13 3 0 0 1 1 3 1 1 0 0 12 4 0 1 0 0 4 1 0 1 1 11 5 0 1 0 1 5 1 0 1 0 10 6 0 1 1 0 6 1 0 0 1 9 7 0 1 1 1 7 1 0 0 0 8 8 1 0 0 0 8 0 1 1 1 7 9 1 0 0 1 9 0 1 1 0 6 10 1 0 1 0 10 0 1 0 1 5 11 1 0 1 1 11 0 1 0 0 4 12 1 1 0 0 12 0 0 1 1 3 13 1 1 0 1 13 0 0 1 0 2 14 1 1 1 0 14 0 0 0 1 1 15 1 1 1 1 15 0 0 0 0 0
邻低位1变0时发生。 异步二进加法计数构成:利用序列变化特 点,用触发器级连构成。 例:用负沿J触发器构成4位二进异步加 法计数器。 Q1 R R R R ICK Clock 清0 JK端均接1,每个时钟负沿触发器都翻转。 第一级每个时钟都发生翻转。 以后各级相邻低位由1变0时翻转。 波形图:
邻低位 1 变 0 时发生。 异步二进加法计数构成：利用序列变化特 点，用触发器级连构成。 例：用负沿 JK 触发器构成 4 位二进异步加 法计数器。 JK 端均接 1，每个时钟负沿触发器都翻转。 第一级每个时钟都发生翻转。 以后各级相邻低位由 1 变 0 时翻转。 波形图： R J C K R J C K R J C K R J C K Q0 Q1 Q2 1 Clock 清 0 Q3 Q0 Q0 Q0 Q0 Clock
二进计数特点:每级触发器的翻转周期是相 邻低一级二倍,或者说翻转频率是相邻低一级 1/2。二进计数器可做分频器,每增加一级,触 发器输出脉冲频率降低一倍。 例:用正沿D触发器构成4位二进异步加法 计数器。(自行分析工作原理 时钟 二进减计数构成: 二进减计数序列特点:同步于计数脉冲,最 低位Q状态每次改变;其余各位状态改变在其相 邻低位0变1时发生。 异步二进减法计数构成:利用序列变化特 点,用触发器级连构成。(自行分析 思考:用D触发器构成异步二进减计数器
二进计数特点：每级触发器的翻转周期是相 邻低一级二倍，或者说翻转频率是相邻低一级 1/2。二进计数器可做分频器，每增加一级，触 发器输出脉冲频率降低一倍。 例：用正沿 D 触发器构成 4 位二进异步加法 计数器。(自行分析工作原理) 二进减计数构成： 二进减计数序列特点：同步于计数脉冲，最 低位 Q0状态每次改变；其余各位状态改变在其相 邻低位 0 变 1 时发生。 异步二进减法计数构成：利用序列变化特 点，用触发器级连构成。（自行分析） 思考：用 D 触发器构成异步二进减计数器。 Q Q D C Q0 Q Q D C Q1 Q Q D C Q3 Q Q D C Q2 时钟
波动计数器( ripple counter) 异步计数器之另称。因随时钟脉连续输 入,各触发器的翻转由低位向高位传递进 行,如塘中水波的波动传播而得称。 波动计数器的优点:逻辑规范,电路简单, 功耗低 波动计数器的缺陷:延时大且不固定。 采用同步时序逻辑的计数器可克服波动 计数器之缺陷。 5.4.2同步二进制加法计数器 >同步计数器所有触发器被时钟同时触发, 计数速度快。 可按同步时序电路设计步骤同步计数器。 同步二进加计数器直接构成: 二进加法计数序列特点:每位状态改变均在 所有低位同时为1时发生。 根据序列特点,首先构造激励为1触发翻转 的触发器。再构造前级状态同时为1输出为1的 一组逻辑按序接入对应触发器激励端。 例:用JK触发器构成同步二进加计数器
波动计数器（ripple counter） ➢ 异步计数器之另称。因随时钟脉连续输 入，各触发器的翻转由低位向高位传递进 行，如塘中水波的波动传播而得称。 ➢ 波动计数器的优点：逻辑规范，电路简单， 功耗低。 ➢ 波动计数器的缺陷：延时大且不固定。 ➢ 采用同步时序逻辑的计数器可克服波动 计数器之缺陷。 5.4.2 同步二进制加法计数器 ➢ 同步计数器所有触发器被时钟同时触发， 计数速度快。 ➢ 可按同步时序电路设计步骤同步计数器。 同步二进加计数器直接构成： 二进加法计数序列特点：每位状态改变均在 所有低位同时为 1 时发生。 根据序列特点，首先构造激励为 1 触发翻转 的触发器。再构造前级状态同时为 1 输出为 1 的 一组逻辑按序接入对应触发器激励端。 例：用 JK 触发器构成同步二进加计数器
ⅨK触发器孤K端短接构成激励为1触发翻转 的触发器。 加入使能信号酬N,各触发器的激励函数为: J=K=1·EN J1=K1=C·EN K2=QQ·EN J3=K3=QQQ2·EN 触发器激励函数通用形式: J1=k1=QQ2…Q-1·EN=J1·Q-1 逻辑构成: ICK JCK Clock (并行激励) C 行教励)
JK 触发器 JK 端短接构成激励为 1 触发翻转 的触发器。 加入使能信号 EN，各触发器的激励函数为： J0 = K0 =1• EN J1 = K1 = Q0 • EN J2 = K2 = Q0Q1 • EN J3 = K3 = Q0Q1Q2 • EN 触发器激励函数通用形式： 0 1 2 −1 −1 −1 = = • = • i i i i Qi J K Q QQ Q EN J 逻辑构成： J C K Q0 J C K Q1 J C K Q3 J C K Q2 EN Clock CO （并行激励） EN CO （串行激励）
>输出0用于多模块级联,构成更多位数 计数器。 >使能酬N控制计数。酬N=1,计数;EN=0, 停止计数。 >两种激励方式:并行;串行。二方式功能 相同。串行方式逻辑简单、规则,易于多 级构造,但延时大,速度慢。并行方式复 杂,工作速度快。 思考:用D触发器构成同步二进加计数器。 5.4.3同步二进制减法计数器 直接构成: 二进加法计数序列特点:每位状态改变均在 所有低位同时为0时发生。 根据序列特点,首先构造激励为1触发翻转 的触发器。再构造前级状态同时为0输出为1的 一组逻辑按序接入对应触发器激励端。 激励函数:
➢ 输出 CO 用于多模块级联，构成更多位数 计数器。 ➢ 使能 EN 控制计数。EN＝1，计数；EN＝0， 停止计数。 ➢ 两种激励方式：并行；串行。二方式功能 相同。串行方式逻辑简单、规则，易于多 级构造，但延时大，速度慢。并行方式复 杂，工作速度快。 思考：用 D 触发器构成同步二进加计数器。 5.4.3 同步二进制减法计数器 直接构成： 二进加法计数序列特点：每位状态改变均在 所有低位同时为 0 时发生。 根据序列特点，首先构造激励为 1 触发翻转 的触发器。再构造前级状态同时为 0 输出为 1 的 一组逻辑按序接入对应触发器激励端。 激励函数：
K。=EN J1=K1=Q·EN J2=K2=0g·EN J3=K3=QQg2·EN 触发器激励函数通用形式: J1=k1=Q1·J1 加法与减法计数触发器激励函数表达式 的形式完全相同,只是函数中的变量Q替 换为g。 只要加法计数逻辑图中输入激励信号产 生电路的状态变量Q均替换为Q,便转换 为减法计数逻辑。 也存在串行和并行激励二种形式。 逻辑图:(略) 5.4.4加减计数器 构成原理 构造激励为1触发翻转的触发器; >同时产生触发器加和减的激励信号; ≥控制选择其一接触发器激励端
J0 = K0 = EN J1 = K1 = Q0 • EN J2 = K2 = Q0Q1 • EN J3 = K3 = Q0Q1Q2 • EN 触发器激励函数通用形式： −1 −1 = = • i i i i J K Q J ➢ 加法与减法计数触发器激励函数表达式 的形式完全相同，只是函数中的变量 Q 替 换为 Q 。 ➢ 只要加法计数逻辑图中输入激励信号产 生电路的状态变量 Q 均替换为 Q ，便转换 为减法计数逻辑。 ➢ 也存在串行和并行激励二种形式。 逻辑图：（略） 5.4.4 加减计数器 构成原理： ➢ 构造激励为 1 触发翻转的触发器； ➢ 同时产生触发器加和减的激励信号； ➢ 控制选择其一接触发器激励端
Up/down 加激励信号产生 溢出 J Q J Q J Q K K Q K Q Clock 加激励信号产生 溢出 5.4.5计数器的加载 二种加载方式: 异步方式:加载使能,不管计数器原处何状 态,并行数据即刻加载。 同步方式:加载使能,计数器进入加载状态, 在下一同步时钟到来时,并行数据加载。 异步加载 异步加载: 单元电路 QQ R 计数器所含触发器必 K 须有数据直接置入功能。 Clock 加载电路逻辑单独构 成,不与计数器的其它逻 辑相混。 例: 1加载
5.4.5 计数器的加载 二种加载方式： 异步方式：加载使能，不管计数器原处何状 态，并行数据即刻加载。 同步方式：加载使能，计数器进入加载状态， 在下一同步时钟到来时，并行数据加载。 异步加载： 计数器所含触发器必 须有数据直接置入功能。 加载电路逻辑单独构 成，不与计数器的其它逻 辑相混。 例： J J Q K Q J J Q K Q J J Q K Q 加激励信号产生 加激励信号产生 溢出 EN Up/down EN 溢出 Clock 1 Q Q S R J K Clock Load D 异步加载 单元电路 L＝1 加载
同步加载: 同步加载 控制触发器激励端 单元电路 接入数据。加载使能,ck 加载数据接入,加载非 使能,其他信号接入激 励端。 计数使能 例 L=1,加载; Load L=0,由计数使能 L=1加载 控制。 5.4.6非二进制计数器 >状态变化不按二进制数序列或可重复状 态数不为2”。 模N( Modulo-n)计数器:重复状态数为 N的计数器,也叫除N计数器。其状态序 列可以是二进的,也可是任意的 二进制计数器的模N=2"。(n等于所含触 发器的级数) >在数字系统的很多方面得到应用
同步加载： 控制触发器激励端 接入数据。加载使能， 加载数据接入，加载非 使能，其他信号接入激 励端。 例： L＝1，加载； L＝0，由计数使能 控制。 5.4.6 非二进制计数器 ➢ 状态变化不按二进制数序列或可重复状 态数不为 2 n 。 ➢ 模 N（Modulo-N）计数器：重复状态数为 N 的计数器，也叫除 N 计数器。其状态序 列可以是二进的，也可是任意的。 ➢ 二进制计数器的模 N＝2 n。（n 等于所含触 发器的级数） ➢ 在数字系统的很多方面得到应用。 J K D Load Clock 计数使能 同步加载 单元电路 L＝1加载