第三章组合电路的分析与设计 (参考书页:P44-58) 内容:组合逻辑电路 组合逻辑电路分析 组合逻辑电路设计 常用中规模组合逻辑电路 组合逻辑电路的竞争冒险 3.1概述 组合与时序。 组合逻辑电路由逻辑门构成,其任何时刻的 输出由施加于输入的组合值确定,其所执行的操 作可由一组逻辑表达式表述。 时序逻辑电路中采用存储器件,其输出是输 入和存储值的函数,因此,其输出取不仅决于当 前而且取决于过去的输入,电路特性是由输入和 内部存储的时间序列所规定。 组合电路框图。 输入A 组合电路 m输出Y 组合电路由逻辑门互联而成
第三章 组合电路的分析与设计 （参考书页 ：P44－58） 内容：组合逻辑电路 组合逻辑电路分析 组合逻辑电路设计 常用中规模组合逻辑电路 组合逻辑电路的竞争冒险 3．1 概述 组合与时序。 组合逻辑电路由逻辑门构成，其任何时刻的 输出由施加于输入的组合值确定，其所执行的操 作可由一组逻辑表达式表述。 时序逻辑电路中采用存储器件，其输出是输 入和存储值的函数，因此，其输出取不仅决于当 前而且取决于过去的输入，电路特性是由输入和 内部存储的时间序列所规定。 组合电路框图。 组合电路由逻辑门互联而成。 n 输入 A 组合电路 m 输出 Y
组合电路的真值表由2个可能的输入组态 及对应输出构成,其唯一确定与描述了电路的逻 辑功能。 也可用对应电路m个输出的逻辑函数描述 组合逻辑电路。对应n个输入,每个函数均为n 变量逻辑函数。 Y=F(A) 前述章节知识是本章基础。 3.2组合逻辑电路分析 组合电路分析就是由逻辑图确定电路功能。 分析过程: 逻辑图□逻辑表达式真值表功能解释 组合电路分析第一步必须判定电路是组合 而不是时序的,否则要用时序电路分析方法。 组合电路图中逻辑门的互联无反馈或存储 器件。如门的输出经互联能回到同一门的输入, 则存在反馈。 由函数式或真值表推知电路功能需经验。 由导出电路逻辑函数式的分析方法: 对所有门的输出标以不同符号
组合电路的真值表由 2 n 个可能的输入组态 及对应输出构成，其唯一确定与描述了电路的逻 辑功能。 也可用对应电路 m 个输出的逻辑函数描述 组合逻辑电路。对应 n 个输入，每个函数均为 n 变量逻辑函数。 Y = F( A) 前述章节知识是本章基础。 3．2 组合逻辑电路分析 组合电路分析就是由逻辑图确定电路功能。 分析过程： 组合电路分析第一步必须判定电路是组合 而不是时序的，否则要用时序电路分析方法。 组合电路图中逻辑门的互联无反馈或存储 器件。如门的输出经互联能回到同一门的输入， 则存在反馈。 由函数式或真值表推知电路功能需经验。 由导出电路逻辑函数式的分析方法： 1． 对所有门的输出标以不同符号。 逻辑图 逻辑表达式 真值表 功能解释
2.写出所有门的逻辑表达式。 3.逐级叠代并化简,得输出逻辑表达式。 4.列真值表。 5.分析逻辑功能。 例:分析下图。 D A ⑦⑦⑦⑦⑦ Y Y=DC+ DBA Y=DCB+DC B+ DCA Y =DC+DB
2． 写出所有门的逻辑表达式。 3． 逐级叠代并化简，得输出逻辑表达式。 4． 列真值表。 5． 分析逻辑功能。 例：分析下图。 Y2 = DC + DBA Y1 = DCB + DCB + DC A Y0 = DC + DB Y2 Y1 Y0 D C B A
真值表 输入 输出 DCBA Y2Y Yo 0000 00 0001 00 0010 00 0011 00 0100 00 0101 00 0110 1000 l001 1010 1011 1100 00000 00000000 由导出电路真值表分析方法: 对所有门的输出设以不同符号表示的 中间变量。 2.确定输入变量数,在表中列出其0到 2n-1二进数。 3.依次求出所设中间变量及输出值,完成 真值表。 4.分析逻辑功能
真值表 由导出电路真值表分析方法： 1． 对所有门的输出设以不同符号表示的 中间变量。 2． 确定输入变量数，在表中列出其 0 到 2 n－1 二进数。 3． 依次求出所设中间变量及输出值，完成 真值表。 4． 分析逻辑功能。 输入 DCBA 输出 Y2 Y1 Y0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0
例:分析下图。 T1 T: X0000 Y0 Z0101010 C00010 00000001 01000 0100 全加器( Fulladder) FA
例：分析下图。 全加器 (Full Adder） X Y Z C C T1 T2 T3 S 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 1 1 0 1 0 0 1 X Y Z T3 T2 T1 S C C FA Z S Y X
3.3组合逻辑电路设计 任务:从设计要求出发,得到逻辑图。 设计过程: 1.由设计要求确定输入输出变量并命名 2.导出确定输入输出关系的真值表。 3.得出每个输出简化的逻辑表达式。 4.画逻辑图 5.验证设计 设计关键是把文字描述的设计要求正确地 转换为真值表。 实际设计还要考虑:门数,输入端数,传输 延时,互联线数,扇出等。 例:三变量输入,小于3时输出给于指示。 XYZ 00011110 000 001 010 l11 01 01 101 110 00000 F=XY+XZ
3．3 组合逻辑电路设计 任务：从设计要求出发，得到逻辑图。 设计过程： 1． 由设计要求确定输入输出变量并命名。 2． 导出确定输入输出关系的真值表。 3． 得出每个输出简化的逻辑表达式。 4． 画逻辑图。 5． 验证设计。 设计关键是把文字描述的设计要求正确地 转换为真值表。 实际设计还要考虑：门数，输入端数，传输 延时，互联线数，扇出等。 例：三变量输入，小于 3 时输出给于指示。 F = XY + X Z YZ X 00 01 11 10 0 1 1 1 1 XYZ F 000 001 010 011 100 101 110 111 1 1 1 0 0 0 0 0 X Y Z F
码制变换译码器( Code converters)的设计 多输入多输出变量。 例:设计格雷码一二进码转换器。(参看P68) 例:设计BCD一余3码变换器。 输入BCD 输出余三码 进 AB C D 0000 000000011 w0000 00 6789 00001 0011 000 001 00 真值表 00011110 00011110 00 00 01 01 11× 11×××× 10 1× 10 × W=A+BC BD X=BC+BD+BCD
码制变换译码器（Code Converters）的设计 多输入多输出变量。 例：设计格雷码－二进码转换器。（参看 P68） 例：设计 BCD－余 3 码变换器。 真值表 W = A+ BC + BD X = BC + BD + BCD 十 进 输入 BCD A B C D 输出 余三码 W X Y Z 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 C D AB 00 01 11 10 00 01 1 1 1 11 × × × × 10 1 1 × × C D AB 00 01 11 10 00 1 1 1 01 1 11 × × × × 10 1 × ×
00011110 00011110 AB AB 00 00 01 10n 11×××|× 11×××× 10 ×× 10 Y=CD+CD W=A+ BC+ BD=A+ B(C+D) X=BC BD+ BCD= B(C+ D)+ BCD Y=CD+CD=C田D L r B D 有共享项
Y = CD +CD Z = D W = A+ BC + BD = A+ B(C + D ) X = BC + BD + BC D = B(C + D ) + BC D Y = CD+CD = C⊕D Z = D 有共享项。 C D AB 00 01 11 10 00 1 1 01 1 1 11 × × × × 10 1 × × C D AB 00 01 11 10 00 1 1 01 1 1 11 × × × × 10 1 × × B W X Y Z C D A
例:设计BCD一七段显示译码器 (对比书页P69) ABCD abcdeig f/g 0000 1111110 0001 0110000 0010 1101101 0011 1111001 a=AC +ABD+BCD HAB 0100 0110011 b=AB +ACD+ACD+ABC 0101 1011011 c=AB+AD+BCD+ABC 0110 1011111 d=ACD+-ABC+BCD+ABCH ABCD 0111 1110000 e=LAC D+ BCD 1000 1111lll /aBC ACD+ ABD+ABC 1001 1111111 8= ACD+ABC+ABC+ABC 其它 0000000 对于多输出组合逻辑设计,应整体最简。注 意共同项的利用。例中原用27个与门,可简化 为用14个与门和7个或门。 公共项的寻找可利用卡诺图。(参看p51)
例：设计 BCD－七段显示译码器. （对比书页 P69） a = AC + ABD+ BCD + ABC b = AB+ ACD + ACD+ ABC c = AB+ AD + BCD + ABC d = ACD + ABC + BCD + ABC + ABCD e = ACD + BCD f = ABC + AC D + ABD + ABC g = AC D + ABC + ABC + ABC 对于多输出组合逻辑设计，应整体最简。注 意共同项的利用。例中原用 27 个与门，可简化 为用 14 个与门和 7 个或门。 公共项的寻找可利用卡诺图。（参看 p51）。 ABCD abcdefg 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 其它 1111110 0110000 1101101 1111001 0110011 1011011 1011111 1110000 1111111 1111111 0000000 f g e d c b a
3.4常用组合逻辑电路 1.译码器( Decoders) 把n位输入二进码转换为最多2η独立输 出。称为n线-m线译码器。其输出对 应最小项。 例:三线一八线译码器 A2 A Ao D,=A2A,A=m, D,=A2A Ao=m )D=x44=m D4=A2A A=m4 D5=A2AAo=ms D6=A2A Ao D1=A24140=m 三线一八线译码器真值表。(略) 注意:对应任何可能输入组态,仅一输出为 其它均为0。 可作为二进一八进制数转换器
3．4 常用组合逻辑电路 1．译码器（Decoders） ➢ 把 n 位输入二进码转换为最多 2 n 独立输 出。称为 n 线－m 线译码器。其输出对 应最小项。 例：三线－八线译码器。 D0 = A2 A1A0 = m0 D1 = A2 A1A0 = m1 D2 = A2A1 A0 = m2 D3 = A2A1A0 = m3 D4 = A2 A1 A0 = m4 D5 = A2 A1A0 = m5 D6 = A2A1 A0 = m6 D7 = A2A1A0 = m7 三线－八线译码器真值表。（略） 注意：对应任何可能输入组态，仅一输出为 1，其它均为 0。 可作为二进－八进制数转换器。 A2 A1 A0
