第5章通用时序电路模块及应用 ●重要的时序电路模块( SEQUENT|AL c|RCU| T MODELS)是构成数字系统和计算机的重 要组成部分,主要是寄存器和计数器。 寄存器常用于数字系统中数据的暂存和 传输。计数器除用于计数外,还对时序电路操作 序列的跟踪和控制发挥重要作用。它们同时都是 构成cPU的重要基础模块。 通用时序电路模块由门电路与触发器组 合构成,其特点是由多个或多级相同的单元电路 构成。 这些模块可用于构造标准的TL器件,也 可作为ⅥS|设计库中的功能块。 5.1寄存器( Registers) >用于数据存储。可用各类触发器构成。 >n位数据寄存器需用n个触发器。 寄存器必须附加组合逻辑电路以实现数据 的保持、更新和移动
第 5 章 通用时序电路模块及应用 ⚫ 重 要 的 时 序 电 路 模 块 （ SEQUENTIAL CIRCUIT MODELS）是构成数字系统和计算机的重 要组成部分，主要是寄存器和计数器。 ⚫ 寄存器常用于数字系统中数据的暂存和 传输。计数器除用于计数外，还对时序电路操作 序列的跟踪和控制发挥重要作用。它们同时都是 构成 CPU 的重要基础模块。 ⚫ 通用时序电路模块由门电路与触发器组 合构成，其特点是由多个或多级相同的单元电路 构成。 ⚫ 这些模块可用于构造标准的 TTL 器件，也 可作为 VLSI 设计库中的功能块。 5.1 寄存器 (Registers) ➢ 用于数据存储。可用各类触发器构成。 ➢ n 位数据寄存器需用 n 个触发器。 ➢ 寄存器必须附加组合逻辑电路以实现数据 的保持、更新和移动
5.1.寄存器的输入与输出 寄存器加载( loadi ng):并行或串行。 寄存器数据输出:并行和串行。并行输出 寄存器所存数据可同时访问,而串行输出一次只 能访问最低或最高位一位。 >寄存器与寄存器外部的数据交换四种型 式:并入并出;串入串出;并入串出;串入并出。 串行数据操作须花费多个时钟周期,但只须一条 数据传输线,并行数据操作只须一个时钟周期, 但需要多条数据传输线。 5.1.2寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例:图5.1 >D触发器构成。 并入并出。 >共同时钟端,正沿触发加载数据。 外部清0控制信号 Clear:低有效,异步。 将控制信号Cam和时钟信号合理配合使 用,可根据所需对寄存器进行数据并行加载和置 0操作 >符号表示图5.1(b)
5.1.1 寄存器的输入与输出 ➢ 寄存器加载（loading）：并行或串行。 ➢ 寄存器数据输出：并行和串行。并行输出 寄存器所存数据可同时访问，而串行输出一次只 能访问最低或最高位一位。 ➢ 寄存器与寄存器外部的数据交换四种型 式：并入并出；串入串出；并入串出；串入并出。 串行数据操作须花费多个时钟周期，但只须一条 数据传输线，并行数据操作只须一个时钟周期， 但需要多条数据传输线。 5.1.2 寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例：图 5.1 ➢ D 触发器构成。 ➢ 并入并出。 ➢ 共同时钟端，正沿触发加载数据。 ➢ 外部清 0 控制信号 Clear ：低有效，异步。 ➢ 将控制信号 Clear 和时钟信号合理配合使 用，可根据所需对寄存器进行数据并行加载和置 0 操作 ➢ 符号表示图 5.1(b)
D Clock REG Clear d clear D R C inputs(clock inputs of flip-flops) D3 q3 (c)Load control input (a) logic diagram (d) Timing diagram 图51n位寄存器构成逻辑原理图 5.1.3寄存器的并行加载 寄存器加载控制(Load):时钟门控;数据 ]控。 时钟门控:加载控制信号控制触发器同步 时钟输入。图5.1(c)所示 >时钟门控的定时图如图5.1(d)所示
D C R D C R D C R D C R Q0 Q1 Q2 Q3 REG Clear D0 D1 D2 D3 Q0 Q1 Q2 Q3 (b)Symbol (c)Load control input C inputs(clock inputs of flip-flops) Load Clock D0 D1 D2 D3 Clock Clear (a)Logic diagram (d)Timing diagram Clock Load C inputs 图 5.1 n 位寄存器构成逻辑原理图 5.1.3 寄存器的并行加载 ➢ 寄存器加载控制(Load)：时钟门控;数据 门控。 ➢ 时钟门控:加载控制信号控制触发器同步 时钟输入。图 5.1（c）所示。 ➢ 时钟门控的定时图如图 5.1(d)所示
时钟门控缺陷: 加载控制信号的改变必须限制在时 钟的高电平期间(可靠); 2.控制时钟使各触发器的时钟不同步, 影响同步时序电路的系统工作。 推荐采用数据门控。 数据门控构成:图5.2 Load D C D DI C D2 DC D C Clock 图5.2数据门控型加载控制n位寄存器
➢ 时钟门控缺陷： 1．加载控制信号的改变必须限制在时 钟的高电平期间（可靠）； 2．控制时钟使各触发器的时钟不同步， 影响同步时序电路的系统工作。 推荐采用数据门控。 数据门控构成:图 5.2。 Q0 Q1 Q2 Q3 Load Clock D C D C D C D C D0 D1 D2 D3 图 5.2 数据门控型加载控制 n 位寄存器
数据门控是对触发器输入数据源进行控制。 例中加载信号控制外部输入数据和触发器 原来存储数据二数据源对触发器数据端的接入 在触发脉冲的作用下,加载信号选择接入外部数 据,寄存器执行加载新数据操作;选择接入触发 器原存储数据,执行数据保持操作。 52移位寄存器( Shift Registers) >寄存器中触发器级连,在共同时钟作用下数 据横向移动。 级连方式:左移;右移;双向。 >数据可串入串出。 >移位寄存器的触发器必须是边沿型。 5.2.1移位寄存器逻辑原理构成 例:SR触发器、n位、右移、串入串出。 串入 2 串出 B s Q O c R Q R Q 时钟 Clock
数据门控是对触发器输入数据源进行控制。 例中加载信号控制外部输入数据和触发器 原来存储数据二数据源对触发器数据端的接入。 在触发脉冲的作用下，加载信号选择接入外部数 据，寄存器执行加载新数据操作；选择接入触发 器原存储数据，执行数据保持操作。 5.2 移位寄存器 (Shift Registers) ➢ 寄存器中触发器级连，在共同时钟作用下数 据横向移动。 ➢ 级连方式：左移；右移；双向。 ➢ 数据可串入串出。 ➢ 移位寄存器的触发器必须是边沿型。 5.2.1 移位寄存器逻辑原理构成 例：SR 触发器、n 位、右移、串入串出。 A S Q R Q S Q R Q S Q R Q SO B 串入 时钟 Clock 串出 C C C 1 2 n
S0:数据串行输出端, A、B:任选其一作数据控制,另一作串行数 据输入。 功能表 AB其一为0,作为数输入(T)|输出(Tmt) 据输入的另一端数据输入 SO 被屏蔽,在n个时钟后,HH S0为0。 AB其一为1,在n个Lφ 时钟后,S0端为另端数据。中L 例:1011串入串出4位移位寄存器过程。(补0) 串入数据Q,Q。Q4时钟 1011 0000 初始 0101 1000时钟T后 0010 1100时钟T2后 0001 0110时钟T后 0000 1011时钟T后 0000 0101时钟T后 0000 0010时钟T后 0000 0001时钟T后 0000 000时钟T后
SO：数据串行输出端， A、B：任选其一作数据控制，另一作串行数 据输入。 功能表 AB 其一为 0，作为数 据输入的另一端数据输入 被屏蔽，在 n 个时钟后， SO 为 0。 AB 其一为 1，在 n 个 时钟后，SO 端为另端数据。 例：1011 串入串出 4 位移位寄存器过程。（补 0） 输入（Tn） A B 输出（Tn＋n） SO H H H L L L H L L L 串入数据 Q1Q2Q3Q4 时钟 1011 0000 初始 0101 1000 时钟 T1后 0010 1100 时钟 T2后 0001 0110 时钟 T3后 0000 1011 时钟 T4后 0000 0101 时钟 T5后 0000 0010 时钟 T6后 0000 0001 时钟 T7后 0000 0000 时钟 T8后
数据1011串入串出定时图: TIi T2i T3 T4 I T5 i T6 T7i T8 Clock L∩∏「「 A_「 B 1234 Q 波形形状保持不变。波形延时的时钟周期个 数等于经过触发器的个数。 5.2.2通用移位寄存器 具有多种功能,使用方便,常具有下列功能: 1.数据并行加载。 2.数据并行输出。 3.数据串行输入。 数据串行输出 5.清0控制。 6.双向移动。 7.数据保持
数据 1011 串入串出定时图： 波形形状保持不变。波形延时的时钟周期个 数等于经过触发器的个数。 5.2.2 通用移位寄存器 具有多种功能，使用方便，常具有下列功能： 1． 数据并行加载。 2． 数据并行输出。 3． 数据串行输入。 4． 数据串行输出。 5． 清 0 控制。 6． 双向移动。 7． 数据保持。 B Q1 T1 T2 T3 T4 T5 T6 Q2 Q3 Q4 T7 T8 A Clock
通用移位寄存器原理构成: Q QQ QQ Clock MUX :0123 利用数据门控技术实现通用移位寄存器。 功能表 逻辑符号 功能控制 时钟 C 操作 SHR 功能控制 00 保持 01 右移 左串入_LSI 10 左移 数据并入才DQ数据并出 11并行加载 右串入RSI
通用移位寄存器原理构成： 利用数据门控技术实现通用移位寄存器。 功能表 逻辑符号 功能控制 S1 S2 操作 0 0 0 1 1 0 1 1 保持 右移 左移 并行加载 Clock S1 Q Q D Q Q D Q Q D MUX 0 1 2 3 Qi Qi＋1 Qi－1 Di S0 C SHR S1 S0 LSI D Q 右串入 RSI 左串入 数据并入 数据并出 功能控制 时钟
5.23集成通用移位寄存器 在ⅥLSI和AS|C数字系统芯片计算机辅助设 计中,所用移位寄存器逻辑可自己构造或选用逻 辑模块库。 用集成电路硬件实现自行设计的数字系统 时,可以选用集成通用移位寄存器。 根据需要,区别选用。(单双向移位;数据、 时钟禁止数据保持方式;同、异步数据加载等) SN7400系列标准TTL移位寄存器器件简介。 SN7491A 8位、串入串出移位寄存器。时钟正沿触发移位。串出互补输出。串入有A B二端,可任选其一作串入数据源端口,另端作数据输入使能控制。注意到:器 件的移位控制只能从外部控制其输入时钟;使数据控制线为0,输入8个时钟才 可使寄存器清0。 8位、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。与 SN7491A相同,串入也有A、B二端,使用方法亦同 SN7496 5位串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清0。此器 件的重要特点是具有异步予置功能。器件有5个外部予置数据输入端和1个予 置使能端,当予置使能为高电平1时,为1的予置数据被置入对应触发器。注 意:予置使能时,为0的予置数据不能置入对应触发器,其对应触发器此时保 持不变。所以,如欲并行加载,应先行寄存器清0,再进行数据欲置。 SN74165 8位串入、串出移位寄存器。时钟正沿触发移位。无异步清0。寄存器具有 并行数据输入端和并行加载功能。但要注意到,加载和移位控制是共用一个控
5.2.3 集成通用移位寄存器 在VLSI 和ASIC 数字系统芯片计算机辅助设 计中，所用移位寄存器逻辑可自己构造或选用逻 辑模块库。 用集成电路硬件实现自行设计的数字系统 时，可以选用集成通用移位寄存器。 根据需要，区别选用。（单双向移位；数据、 时钟禁止数据保持方式；同、异步数据加载等）。 SN7400 系列标准 TTL 移位寄存器器件简介。 SN7491A 8 位、串入串出移位寄存器。时钟正沿触发移位。串出互补输出。串入有 A、 B 二端，可任选其一作串入数据源端口，另端作数据输入使能控制。注意到：器 件的移位控制只能从外部控制其输入时钟；使数据控制线为 0，输入 8 个时钟才 可使寄存器清 0。 SN74164 8 位、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清 0。与 SN7491A 相同，串入也有 A、B 二端，使用方法亦同。 SN7496 5 位串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清 0。此器 件的重要特点是具有异步予置功能。器件有 5 个外部予置数据输入端和 1 个予 置使能端，当予置使能为高电平 1 时，为 1 的予置数据被置入对应触发器。注 意：予置使能时，为 0 的予置数据不能置入对应触发器，其对应触发器此时保 持不变。所以，如欲并行加载，应先行寄存器清 0，再进行数据欲置。 SN74165 8 位串入、串出移位寄存器。时钟正沿触发移位。无异步清 0。寄存器具有 并行数据输入端和并行加载功能。但要注意到，加载和移位控制是共用一个控
制端口,且加载信号是负电平有效。这表明加载和移位操作是互补的。另外, 寄存器的数据保持功能是采用时钟禁止方法实现的,因此器件具有单独的时钟 禁止端口。 SN74179 4位串入、串/并出移位寄存器。时钟负沿触发移位。低电平异步清0。寄 存器具有并行数据输入端和并行加载功能。此器件的特点是并行数据加载和数 据保持都是同步型的。移位和加载有单独控制端,移位控制优先加载 SN74194 4位双向、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清 0。寄存器为同步并行加载,时钟禁止实现数据保持。寄存器有操作模式控制端 口S0S,控制寄存器的数据保持、左移、右移、数据并行加载四种操作。 (书页125,自学分析74194逻辑图 5.3寄存器应用 5.3.1寄存器应用于数据传输 >任何数字系统的任务都是对数据信息的 传输、存储与处理。 >为实现数据信息传输,须在数据发送端和 接受端之间建立传输连线。 数据信息通常是按字节组织。 >数据的传输分为并行与串行二种方式。 >并行方式传输快捷,但需连线多,通常用 于系统內部。 当系统内的逻辑模块或子系统之间距离 较远,为减少连线,一般采用串行传输。 例,计算机主机与键盘之间的数据交换
制端口，且加载信号是负电平有效。这表明加载和移位操作是互补的。另外， 寄存器的数据保持功能是采用时钟禁止方法实现的，因此器件具有单独的时钟 禁止端口。 SN74179 4 位串入、串/并出移位寄存器。时钟负沿触发移位。低电平异步清 0。寄 存器具有并行数据输入端和并行加载功能。此器件的特点是并行数据加载和数 据保持都是同步型的。移位 和加载有单独控制端，移位控制优先加载。 SN74194 4 位双向、串入、串/并出移位寄存器。时钟正沿触发移位。低电平异步清 0。寄存器为同步并行加载，时钟禁止实现数据保持。寄存器有操作模式控制端 口 S0S1，控制寄存器的数据保持、左移、右移、数据并行加载四种操作。 （书页 125，自学分析 74194 逻辑图） 5.3 寄存器应用 5.3.1 寄存器应用于数据传输 ➢ 任何数字系统的任务都是对数据信息的 传输、存储与处理。 ➢ 为实现数据信息传输，须在数据发送端和 接受端之间建立传输连线。 ➢ 数据信息通常是按字节组织。 ➢ 数据的传输分为并行与串行二种方式。 ➢ 并行方式传输快捷，但需连线多，通常用 于系统内部。 ➢ 当系统内的逻辑模块或子系统之间距离 较远，为减少连线，一般采用串行传输。 例，计算机主机与键盘之间的数据交换