第四章 时序电路( Sequental circuits) (书页P159-161) 4.1概述 时序电路的定义: 电路任何一时刻的输出值不仅与该时刻输 入变量的取值有关,而且与输入变量的输入序列 有关,即与输入变量的历史情况有关,我们称之 为时序电路。 例:电梯工作过程。 ●电梯下一步动作由二个因素决定 当前状态(即楼层和过去动作的 历史)。 2.各层输入信号。 ●电梯必须有记住当前所处状态的能力。 ●描述时序过程的基本要素 当前态,下(次)态,输入,状态转移。 例:计数器,累加器
第四章 时序电路（Sequental Circuits） （书页 P159－161） 4．1 概述 ➢ 时序电路的定义： 电路任何一时刻的输出值不仅与该时刻输 入变量的取值有关，而且与输入变量的输入序列 有关，即与输入变量的历史情况有关，我们称之 为时序电路。 例：电梯工作过程。 ⚫ 电梯下一步动作由二个因素决定： 1． 当前状态（即楼层和过去动作的 历史）。 2．各层输入信号。 ⚫ 电梯必须有记住当前所处状态的能力。 ⚫ 描述时序过程的基本要素： 当前态，下（次）态，输入，状态转移。 例：计数器，累加器
为使电路能时序工作,必需有能记忆信息的 电路以记忆电路状态和构造出能时序工作的系 统结构。 学习内容: 记忆存储二进制信息的基本器件:锁存器和 触发器。 描述时序电路的方法: 函数表达式、状态表、状态图和时序图。 时序电路分析和设计。 本章的内容是深入了解所有计算机和数字 系统的工作原理以及设计的知识基础。 时序电路的结构 外部输入X一组合逻辑电路上→外部输出2 内部输入 内部输出 当前态Q 记忆电路 下态激励Y 图4.1时序电路的结构
为使电路能时序工作，必需有能记忆信息的 电路以记忆电路状态和构造出能时序工作的系 统结构。 ➢ 学习内容： 记忆存储二进制信息的基本器件：锁存器和 触发器。 描述时序电路的方法： 函数表达式、状态表、状态图和时序图。 时序电路分析和设计。 本章的内容是深入了解所有计算机和数字 系统的工作原理以及设计的知识基础。 ➢ 时序电路的结构 组合逻辑电路 记忆电路 外部输入X 外部输出Z 内部输入 当前态Q 内部输出 下态激励Y 图4.1 时序电路的结构
时序电路的状态 记忆电路所存储的二进制信息称为时序电 路的电路状态( State),用S表示。 记tn时刻的电路状态为当前态或现态 ( Present state),简记PS。 tn+1时刻的电路状态为电路的下一个状态 或次态( Next state),简记NS。 如记忆电路的输出Q为k维,电路状态S的 个数记为p,则有p2 时序时电路逻辑函数方程组描述:(与t有关) 1.输出函数(输出方程) Z(t,)=F/X(t,),2(tn)/ 2.激励函数(激励方程) (tn)=G/X(tn,Qtn∥ 3.次态函数(状态方程) Qm+ =H/X(tn), 2(tn)/ X(x,x2…x)外部输入变量 Q(q1,q2,…q4) 内部输入变量或状态变量 Y(y1,y2,…y) 内部输出变量或记忆电路 次态激励变量 时序电路外部输出变量
➢ 时序电路的状态 记忆电路所存储的二进制信息称为时序电 路的电路状态（State） ，用 S 表示。 记 tn 时刻的电路状态为当前态或现态 (Present State) ，简记 PS。 tn+1 时刻的电路状态为电路的下一个状态 或次态 （Next State），简记 NS。 如记忆电路的输出 Q 为 k 维，电路状态 S 的 个数记为 p，则有 k p ≤2 。 ➢ 时序时电路逻辑函数方程组描述：（与 t 有关） 1． 输出函数（输出方程） Z(t ) F[ X(t ),Q(t )] n = n n 2． 激励函数（激励方程） Y(t ) G[ X(t ),Q(t )] n = n n 3． 次态函数（状态方程） Q( ) H [ X(t ),Q(t )] n+1 = n n X( x , x , x ) 1 2 i 外部输入变量 Q( q ,q , q ) 1 2 k 内部输入变量或状态变量 Y( y , y , y ) 1 2 r 内部输出变量或记忆电路 次态激励变量 (z ,z , z ) Z 1 2 m 时序电路外部输出变量
时序电路类型 同步时序电路( Synchronous Circuit)。 钟控同步时序电路 输入 组合电路 输出 时钟 触发器 图4.2钟控同步时序电路 仅当时钟脉冲到来时,由触发器所代表的时 序电路状态才根据内部输出的激励从一种状态 改变为另一种状态, 异步时序电路( Asynchronous Circuit)。 脉冲型( Pulsed asynchronous circuit) 电位型( Leve l asynchronous circuit)。 异步时序电路的特性高度取决于逻辑门的传 输延时和和输入时序,比较复杂的异步时序电路 设计是相当困难的。在实际,一般总是尽可能地 采用同步时序电路。在某些情况下,采用异步时 序电路设计则是必需。例如,构成记忆电路的触 发器就是电平型异步时序电路。 Mealy型和 Moore型电路 输出方式的不同。两种电路可以相互转换,并 实现同样功能,采用 Mealy型,电路状态的数目
➢ 时序电路类型 同步时序电路 ( Synchronous Circuit )。 钟控同步时序电路 组合电路 触发器 输入 输出 时钟 图4.2 钟控同步时序电路 仅当时钟脉冲到来时，由触发器所代表的时 序电路状态才根据内部输出的激励从一种状态 改变为另一种状态， 异步时序电路( Asynchronous Circuit )。 脉冲型（Pulsed asynchronous circuit） 电位型（Level asynchronous circuit）。 异步时序电路的特性高度取决于逻辑门的传 输延时和和输入时序，比较复杂的异步时序电路 设计是相当困难的。在实际，一般总是尽可能地 采用同步时序电路。在某些情况下，采用异步时 序电路设计则是必需。例如，构成记忆电路的触 发器就是电平型异步时序电路。 Mealy 型和 Moore 型电路 输出方式的不同。两种电路可以相互转换，并 实现同样功能，采用 Mealy 型，电路状态的数目
较少,记忆电路简单,采用More型,电路的输 出方程简单,对应的输出组合逻辑电路简单。 有些时序电路的状态变量就是输出变量,它们 是 Moore型电路的特例。例计数器。 没有外部输入变量的时序电路称为自主时序 电路。 信息存储 要求:既能在任意长的时间内存储逻辑0或1 值,还能在需要时可方便地改变其存储内容。在 具有延时的实际电路中合理的应用反馈便可使 电路进入有逻辑意义的稳定状态。 (d) 图4.3信息存储逻辑结构 如有Y=y,反馈连接,电路可进入并保持 稳定状态,并有Y=y=0或1两种情况,实 现记忆。如果组合电路延时给出y=y,则电路进
较少，记忆电路简单，采用 Moore 型，电路的输 出方程简单，对应的输出组合逻辑电路简单。 有些时序电路的状态变量就是输出变量，它们 是 Moore 型电路的特例。例计数器。 没有外部输入变量的时序电路称为自主时序 电路。 信息存储 要求：既能在任意长的时间内存储逻辑 0 或 1 值，还能在需要时可方便地改变其存储内容。在 具有延时的实际电路中合理的应用反馈便可使 电路进入有逻辑意义的稳定状态。 图 4.3 信息存储逻辑结构 如有 Y = y ，反馈连接，电路可进入并保持 稳定状态，并有 Y = y = 0 或 1 两种情况 ，实 现记忆。如果组合电路延时给出 Y = y ，则电路进 y 1 （d） （c） （b） （a） tpd tpd tpd 1 0 0 Y
入非稳定状态或无逻辑意义状态。 用或非门或与非门代替驱动器或倒相器,可实 现能改变存储内容的单元存储电路,称之为锁存 器( Latch)。利用锁存器便可进一步构造出用于 存储与记忆的各种类型高性能触发器(Fip Flops)。 4.2锁存器与触发器(参考书页P82-98) 4.21锁存器 SR锁存器 S RQ Q R (Reset) 010 100 Set state 0 110 Reset state 000 S(Set) Undefined (a)逻辑图 (b)功能表 图44或非门构成SR锁存器 SR高有效。常0,同为0,保持原态。S置 1,R置0。应用中SR不同时变化,避免同时为 1。同时为1,无逻辑意义
入非稳定状态或无逻辑意义状态。 用或非门或与非门代替驱动器或倒相器，可实 现能改变存储内容的单元存储电路，称之为锁存 器（Latch）。利用锁存器便可进一步构造出用于 存储与记忆的各种类型高性能触发器（Flip－ Flops）。 4.2 锁存器与触发器（参考书页 P82－98） 4.21 锁存器 SR 锁存器 R(Reset) S(Set) Q Q （a）逻辑图 （b）功能表 图 4.4 或非门构成 SR 锁存器 SR 高有效。常 0，同为 0，保持原态。S 置 1，R 置 0。应用中 SR 不同时变化，避免同时为 1。同时为 1，无逻辑意义。 S R Q ˉQ 1 0 1 0 Set state 0 0 1 0 0 1 0 1 Reset state 0 0 0 1 1 1 0 0 Undefined
sRQ更Q 图45SR锁存器特性逻辑模拟 SR锁存器 RQ Q S(Set) 00111 Set state Reset state R(Reset) Undefined (a)逻辑图 (b)功能表 图4.6与非门构成SR锁存器 SR低有效。常1。同时为1,保持原态。S 置1,R置0。应用中SR避免同时为0。SR同 时为0,无逻辑意义
图 4.5 SR 锁存器特性逻辑模拟 SR 锁存器 R(Reset) S(Set) Q Q （a）逻辑图 （b）功能表 图 4.6 与非门构成 SR 锁存器 SR 低有效。常 1。同时为 1，保持原态。S 置 1，R 置 0。应用中 SR 避免同时为 0。SR 同 时为 0，无逻辑意义。 S R Q ˉQ 0 1 1 0 Set state 1 1 1 0 1 0 0 1 Reset state 1 1 0 1 0 0 1 1 Undefined Q Q R S
带输入控制R锁存器(钟控) C S R Next state of Q No change Q=0; Reset state Q=l; Set stat Undefined R- (a)逻辑图 (b)功能表 图4.7输入控制SR锁存器 此电路非常重要,其是构成触发器的基础。 有时称之为SR触发器,不严格。 D锁存器 为消除输入同时为1。 C D Next state of Q No change Q=0; Reset state Q=1; Set state R (a)逻辑图 (b)功能表 图48D锁存器
带输入控制 SR 锁存器 （钟控） R S Q Q C （a）逻辑图 （b）功能表 图 4.7 输入控制 SR 锁存器 此电路非常重要，其是构成触发器的基础。 有时称之为 SR 触发器，不严格。 D 锁存器 为消除输入同时为 1。 D QQ C SR （a）逻辑图 （b）功能表 图 4.8 D 锁存器 C S R Next state of Q 0 X X No change 1 0 0 No change 1 0 1 Q=0;Reset state 1 1 0 Q=1;Set state 1 1 1 Undefined C D Next state of Q 0 X No change 1 0 Q=0;Reset state 1 1 Q=1;Set state
传输门D锁存器 用于ⅥLS|电路。(补) D TG Q 图49传输门D锁存器 C=1,数据D串至Q,C=0,保持Q,与外 界断开。 锁存器各种类型的不同取决于控制输入的 腿数和改变状态的方式不同。锁存器可直接用于 逻辑电路,但主要用于构造触发器。 4.22触发器 当锁存器被用于时序电路的存储器件时将 产生严重问题。在其使能期间电路状态将连续变 化,不能“记住”次态并处于稳态。其原因是锁 存器在被激活期间,输出跟随输入变化,即锁存 器是透明的。 解决问题的关键是防止“透明”。即要使记 忆电路在使能与不使能时,输出与输入均是断开
传输门 D 锁存器 用于 VLSI 电路。（补） D QQ C TG TG 图 4.9 传输门 D 锁存器 C=1,数据 D 串至 Q，C＝0，保持 Q，与外 界断开。 锁存器各种类型的不同取决于控制输入的 腿数和改变状态的方式不同。锁存器可直接用于 逻辑电路，但主要用于构造触发器。 4.22 触发器 当锁存器被用于时序电路的存储器件时将 产生严重问题。在其使能期间电路状态将连续变 化，不能“记住”次态并处于稳态。其原因是锁 存器在被激活期间，输出跟随输入变化，即锁存 器是透明的。 解决问题的关键是防止“透明”。即要使记 忆电路在使能与不使能时，输出与输入均是断开 Q Q
的。这种能实现在保持“不透明”的条件下,由 控制信号作用存入新的信息电路称之为触发器。 由于记忆电路的状态被控制输入的瞬间变 化所控制,因而称之为触发器。 用锁存器实现触发器的两种方法 1.主从触发器( master- slave flip-fop) 控制脉冲出现时,控制其状态,控制脉冲消 失时,改变其状态。(一个脉冲,分二步走)。 2.边沿触发器(edge- triggered flip op 仅在时钟跳变时被触发,其它时间(包括脉 冲期间)非使能。 主从触发器 主从SR触发器 主 从 Y C R Y SCR R 图4.10SR主从触发器
的。这种能实现在保持“不透明”的条件下，由 控制信号作用存入新的信息电路称之为触发器。 由于记忆电路的状态被控制输入的瞬间变 化所控制，因而称之为触发器。 用锁存器实现触发器的两种方法： 1． 主从触发器（master－slave flip－flop） 控制脉冲出现时，控制其状态，控制脉冲消 失时，改变其状态。（一个脉冲，分二步走）。 2． 边沿触发器（edge－triggered flip－ flop） 仅在时钟跳变时被触发，其它时间（包括脉 冲期间）非使能。 ➢ 主从触发器 主从 SR 触发器 主 从 S Q Q C S C R S C R R YY 图 4.10 SR 主从触发器