architecture rtl of vadd is s<=(0&a)+(0&b) t<=a+C V<=C-unsigned(d) d rtl 例p446表5 可选输入的加法器 数据流设计,采用条件代入语句 std logic arith. all entity vaddshr port(a, b, c, d: in signed( 7 downto 0) sel: in std logic s: out signed (7 downto O)); end vaddshr: architecture rtl of vaddshr s<=a+b when sel='l' else c+d d rtl 以上输入和输出均采用 signed类型;在实际应用中,数 据传递采用统一的 std logic类型比较方便,因此在端口信号 中最好全都采用 std logic类型,由此会要求程序进行相应改 变 例采用 std logic类型端口的8位加法器architecture rtl of vadd is begin s <= ('0' & a)+('0' & b); t <= a+c; u <= c+signed(d); v <= c-unsigned(d); end rtl; 例 p.446 表 5-56 可选输入的加法器 数据流设计，采用条件代入语句 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity vaddshr is port (a,b,c,d: in signed( 7 downto 0 ); sel : in std_logic; s : out signed (7 downto 0)); end vaddshr; architecture rtl of vaddshr is begin s <= a+b when sel='1' else c+d; end rtl; 以上输入和输出均采用 signed 类型；在实际应用中，数 据传递采用统一的 std_logic 类型比较方便，因此在端口信号 中最好全都采用 std_logic 类型，由此会要求程序进行相应改 变。 例 采用 std_logic 类型端口的 8 位加法器 library ieee;