方式1——低电平输出(GATE信号上升沿重新计 数) CLK「「 n=4 WR GATE 2 OUT ATE n=3 WR gatE OUT 3 2 0 图948253的方式1时序波形方式1——低电平输出（GATE信号上升沿重新计 数） 4 4 3 2 1 0 3 2 1 0 2 1 0 n=4 n=3 n=2 4 3 2 1 0 ① ② ③ WR GATE OUT WR GATE OUT GATE OUT CLK 图9-4 8253的方式1时序波形