实验三序列信号发生器与序列信号检测器的设计 、实验目的:用VHDL语言实现序列信号发生器和检测器的设计, 并对其进行仿真和硬件测试。 、实验要求: 1、利用VHDL语言设计一个8位任意序列的序列发生器,编译定 义引脚并下载到实验箱中进行验证。 2、利用VHDL语言设计一个8位任意序列的序检测器,显示检测 值,编译定义引脚并下载到实验箱中进行验证 、实验步骤 1、利用ⅴHDL语言设计一个具有串行输出和并行输出的任意序列 的8位序列发生器,编译并生产可调用的模块 、调用步骤1产生的模块生成定层原理图文件,选用工作模式4。 输入CLK定义为按键7,串行输出DoUT定义为串行口输出, 观测按键7按下时串行口输出的发光二极管情况。 3、利用VHDL语言设计一个可以检测任意序列的序列检测器,检 测长度为8位码元,编译并生产可调用的模块 4、调用步骤1和步骤3产生的模块生成定层原理图文件,选用 工作模式5。输入时钟信号CLK定义为CLK2(1Hz),并行输 出信号DP[7..0]定义为PIo15~PIo8,检测码元输入 SETB[7..0]分别对应按键8~按键1,检测输出AB[3..0] 采用数码管1显示检测值,编译并下载到实验箱中进行验证实验三 序列信号发生器与序列信号检测器的设计 一、实验目的：用 VHDL 语言实现序列信号发生器和检测器的设计， 并对其进行仿真和硬件测试。 二、实验要求： 1、利用 VHDL 语言设计一个 8 位任意序列的序列发生器，编译定 义引脚并下载到实验箱中进行验证。 2、利用 VHDL 语言设计一个 8 位任意序列的序检测器，显示检测 值，编译定义引脚并下载到实验箱中进行验证。 三、实验步骤： 1、利用 VHDL 语言设计一个具有串行输出和并行输出的任意序列 的 8 位序列发生器，编译并生产可调用的模块。 2、调用步骤 1 产生的模块生成定层原理图文件，选用工作模式 4。 输入 CLK 定义为按键 7，串行输出 DOUT 定义为串行口输出， 观测按键 7 按下时串行口输出的发光二极管情况。 3、利用 VHDL 语言设计一个可以检测任意序列的序列检测器，检 测长度为 8 位码元，编译并生产可调用的模块。 4、调用步骤 1 和步骤 3 产生的模块生成定层原理图文件，选用 工作模式 5。输入时钟信号 CLK 定义为 CLK2（1Hz），并行输 出信号 DP[7..0] 定义为 PIO15~PIO8 ，检测码元输入 SETB[7..0]分别对应按键 8～按键 1，检测输出 AB[3..0] 采用数码管 1 显示检测值，编译并下载到实验箱中进行验证