1.2.5后仿真（时序仿真） 测试数据 FPGA厂家工具 HDL网表 SDF文件 FPGA基本单 测试程序 (netlist) (标准延时格式) 元仿真模型 (test bench) 逻辑仿真器 2.Verilog HDL设计 基于将来设计转向ASIC的方便，本部门的设计统一采用Verilog HDL,但针对混合设 计和混合仿真的趋势，所有开发人员也应能读懂VHDL。 Verilog HDL的学习可参考[1]2]。 2.1编程风格(Coding Style)要求 2.1.1文件 (1)每个模块(module)一般应存在于单独的源文件中，通常源文件名与所包含模 块名相同。 (2) 每个设计文件开头应包含如下注释内容： ● 年份及公司名称。 ●作者。 ●文件名。 ●所属项目。 。顶层模块。 。模块名称及其描述。 ●修改纪录。 请参考标准示例程序[3]。4 1.2.5 后仿真（时序仿真） 2. Verilog HDL 设计 基于将来设计转向 ASIC 的方便，本部门的设计统一采用 Verilog HDL，但针对混合设 计和混合仿真的趋势，所有开发人员也应能读懂 VHDL。 Verilog HDL 的学习可参考[1][2]。 2.1 编程风格（Coding Style）要求 2.1.1 文件 （1） 每个模块（module）一般应存在于单独的源文件中，通常源文件名与所包含模 块名相同。 （2） 每个设计文件开头应包含如下注释内容： l 年份及公司名称。 l 作者。 l 文件名。 l 所属项目。 l 顶层模块。 l 模块名称及其描述。 l 修改纪录。 请参考标准示例程序[3]。 FPGA 厂家工具 HDL 网表 （netlist） SDF 文件 （标准延时格式） 逻辑仿真器 测试数据 FPGA 基本单 元仿真模型 测试程序 （test bench）