Behavioral Compiler Module Compiler 第三章 Behavioral Compiler Module Compiler 3.1 Behavioral Compiler Behavioral Compiler自动把行为级的HDL设计综合成了RTL级设计，提高了设计者 的设计效率。 3.1.1 Behavioral Compiler的设计流程图（如图3.1所示） Behavioral code Analyze Elaborate elaborated.db (optional) Check syntax (bc_check_design) Initial constraints (Detail of Timing timing process) Estimate timing and area (bc_time_design) timed.db Read timed.db (Detail of scheduling process) ￥ Add constraints Scheduling schedule command Review results (bc view,report schedule) RTL HDL RTL.db No Code Yes Constraints change? Simulate met? Compile Synthesis RTL Yes No Constraint Yes Gate-level netlist To other change? RTL tools 图3.1 Behavioral Compiler的设计流程 3.1.2 Behavioral Compiler设计流程及相关偷令 1.分析设计： analyze [-library library_name][-work library_name][-format vhdl verilog] [-create_update][-update][-define define_netlist]file_list 如：analyze-format vhdl name_design.vhd 2.Elaborating设计： elaborate design_name [-library library_name -work library_name][ architecture arch_name][-parameters parameter_list][-file_parametersBehavioral Compiler 和 Module Compiler 1 第三章 BehavioralCompiler 和 ModuleCompiler 3.1 BehavioralCompiler Behavioral Compiler 自动把行为级的 HDL 设计综合成了 RTL 级设计，提高了设计者 的设计效率。 3.1.1 BehavioralCompiler 的设计流程图(如图 3.1 所示) 图 3.1 Behavioral Compiler 的设计流程 3.1.2BehavioralCompiler 设计流程及相关命令 1. 分析设计： analyze [-library library_name] [-work library_name] [-format vhdl | verilog] [-create_update] [-update] [-define define_netlist] file_list 如： analyze -format vhdl name_design.vhd 2. Elaborating 设计： elaborate design_name [-library library_name | -work library_name] [- architecture arch_name] [-parameters parameter_list] [-file_parameters