简单数字系统的VHLD应用设计 双优先编码器 电路要求 kbencoder 数据输入订[7.0]低电平有效控制输入el低电平有效 数据输出a[2.0]反函数输出:表达最高位优先编码 数据输出b[2.0]反函数输出:表达次高位优先编码 设计思想 利用优先编码器先确定a,将a译码后与输入进行同或运 算,消去最高编码位后,再用优先编码器确定b: 利用前面的优先编码器( encoder),用选择代入语句进行 二进制译码,利用代入语句进行连接运算(隔离、反相、同 或) 优先 隔离 编码 优先 相一译码回同或一编 use Ieee estd logic 1164.all; port(e: in std logic; 1: in std logic vector(7 downto 0); a: out std logic vector(2 downto 0); b: out std logic vector(2 downto O))简单数字系统的 VHLD 应用设计 双优先编码器 电路要求 kbencoder 数据输入 i[7..0] 低电平有效 控制输入 el 低电平有效 数据输出 a[2..0] 反函数输出：表达最高位优先编码 数据输出 b[2..0] 反函数输出：表达次高位优先编码 设计思想： 利用优先编码器先确定 a，将 a 译码后与输入进行同或运 算，消去最高编码位后，再用优先编码器确定 b； 利用前面的优先编码器（kencoder），用选择代入语句进行 二进制译码，利用代入语句进行连接运算（隔离、反相、同 或）； library ieee; use ieee.std_logic_1164.all; entity kbencoder is port (e: in std_logic; i: in std_logic_vector(7 downto 0); a: out std_logic_vector(2 downto 0); b: out std_logic_vector(2 downto 0)); end kbencoder;