前端设计1——16b加法器的RTL设计 ●设计要求:电路完成带进位的2个16位 二进制数的加法操作,输出16位的‘和 信号’以及1位的‘进位输出信号 Data A|15: 01 Data out[15: 0] ●端口定义如下表 Data B[ 15: 0 DDER ●用硬件描述语言进行设计输入,推荐使Cm 用 verilog语言 ●完成RTL级仿真,逻辑综合和门级仿真 端口名位宽:单位bt说明 Data a160 加法器数据输入φ Data be16. 加法器数据输入 cine 14 加法器进位输入 Data out 16- 加法器数据输出φ Coute 14 加法器进位输出 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright◎2011-2012 数字系统设计Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 6 前端设计1——16bit加法器的RTL设计 设计要求：电路完成带进位的2个16位 二进制数的加法操作，输出16位的‘和 信号’以及1位的‘进位输出信号’ 端口定义如下表 用硬件描述语言进行设计输入，推荐使 用verilog语言 完成RTL级仿真，逻辑综合和门级仿真