北京大学：《集成电路原理与设计 Principle of Integrated Circuits》课程电子教案（集成电路设计实习）单元实验4（第1次课）数字系统设计——前端

UNI 公 l898 集成电路设计实习Ⅵ LSI Design Labs 单元实验四 数字系统设计-前端 2011-2012 Institute of Microelectronics Peking University eserved

2011-2012 All rights reserved Institute of Microelectronics Peking University 集成电路设计实习 VLSI Design Labs 单元实验四 数字系统设计 -前端

实验目的及时间安排 ●掌握数字系统的半定制设计方法 完成16位加法器的RTL级电路设计和仿真 ●完成16位加法器的门级电路设计和仿真 ●完成逻辑综合 ●设计时间:1次课 ●设计数据和上机指导在lab4tar文件中 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 2 实验目的及时间安排 掌握数字系统的半定制设计方法 完成16位加法器的RTL级电路设计和仿真 完成16位加法器的门级电路设计和仿真 完成逻辑综合 设计时间：1次课 设计数据和上机指导在lab4.tar文件中

内容安排 ●前端设计:RTL逻辑仿真、逻辑综合、门级网表仿真 ●后端设计:自动布局布线和版图验证 ●标准单元库:SM|C0.35um工艺库,库文件已经放在实验的b文 件夹中,为数字半定制设计中使用的SMC035um工艺标准单元 库,包括支持逻辑仿真、逻辑综合、自动布局布线和版图验证的 设计文件 ●本实验使用 Cadence公司的EDA工具完成 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 3 内容安排 前端设计：RTL逻辑仿真、逻辑综合、门级网表仿真 后端设计：自动布局布线和版图验证 标准单元库： SMIC 0.35um工艺库，库文件已经放在实验的lib文 件夹中，为数字半定制设计中使用的SMIC 0.35um工艺标准单元 库，包括支持逻辑仿真、逻辑综合、自动布局布线和版图验证的 设计文件 本实验使用Cadence公司的EDA工具完成

实验过程 ●在登陆根目录下解压lab4tar文件,进入产生的lab4目录,分别在 仿真sm、综合syn、布局布线 layou和版图验证s目录下完成本 单元的实验内容,其余文件夹为仿真、综合相应库文件目录 ●分别完成16位加法器的RTL级和门级设计,理解不同设计方法的 特点 ●对完成的设计进行逻辑仿真验证功能的正确性 ●对验证正确的设计进行逻辑综合,观察不同约束条件下,综合器 生成的不同设计 ●对综合后的门级网表进行逻辑仿真,验证其正确性,并观察其门 级时序 ●输出RTL设计的门级网表用于后端设计 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 4 实验过程 在登陆根目录下解压lab4.tar文件，进入产生的lab4目录，分别在 仿真sim、综合syn、布局布线layout和版图验证lvs目录下完成本 单元的实验内容，其余文件夹为仿真、综合相应库文件目录 分别完成16位加法器的RTL级和门级设计，理解不同设计方法的 特点 对完成的设计进行逻辑仿真验证功能的正确性 对验证正确的设计进行逻辑综合，观察不同约束条件下，综合器 生成的不同设计 对综合后的门级网表进行逻辑仿真，验证其正确性，并观察其门 级时序 输出RTL设计的门级网表用于后端设计

ce- based asic设计流程 ●基于标准单元的半定制设计流程 Venlo VHDL Tape out synthesis Post layout simulaton DRC LVS netlist GDSII Place route Routed on Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright◎2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 5 Cell-based ASIC 设计流程 基于标准单元的半定制设计流程

前端设计1——16b加法器的RTL设计 ●设计要求:电路完成带进位的2个16位 二进制数的加法操作,输出16位的‘和 信号’以及1位的‘进位输出信号 Data A|15: 01 Data out[15: 0] ●端口定义如下表 Data B[ 15: 0 DDER ●用硬件描述语言进行设计输入,推荐使Cm 用 verilog语言 ●完成RTL级仿真,逻辑综合和门级仿真 端口名位宽:单位bt说明 Data a160 加法器数据输入φ Data be16. 加法器数据输入 cine 14 加法器进位输入 Data out 16- 加法器数据输出φ Coute 14 加法器进位输出 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright◎2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 6 前端设计1——16bit加法器的RTL设计 设计要求：电路完成带进位的2个16位 二进制数的加法操作，输出16位的‘和 信号’以及1位的‘进位输出信号’ 端口定义如下表 用硬件描述语言进行设计输入，推荐使 用verilog语言 完成RTL级仿真，逻辑综合和门级仿真

前端设计1——文件管理 ●lab4 ●src: verilog源文件 ●sim:仿真工作目录 syn:逻辑综合目录 layout:后端版图工作目录 ● netlist:综合得到的网表文件 olb:库文件目录 ●|vs:版图验证目录 olef:后端库目录 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 前端设计1 ——文件管理 lab4 src：verilog源文件 sim：仿真工作目录 syn：逻辑综合目录 layout：后端版图工作目录 netlist：综合得到的网表文件 lib：库文件目录 lvs：版图验证目录 lef：后端库目录 Page 7

RTL设计——第一步:逻辑仿真 ●在根目录下键入>cds3 进入l|ab4/src目录 在src目录下,编写16位加法器设计文件 adder. v以及 测试文件 adder tb v,本实验测试文件已经给出,不需要编写了 进入lab4/sim目录,编写runf,内容如下 /src/adder. V /src/adder tb, v y和v命令是包含单元库的命令 本实验已经给出runf文件,大家只需要打开看看, 读懂里面命令的意思 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计  在根目录下键入> cds3  进入lab4/src目录  在src目录下，编写16位加法器设计文件adder.v以及 测试文件adder_tb.v，本实验测试文件已经给出，不需要编写了  进入lab4/sim目录，编写run.f，内容如下： ../src/adder.v ../src/adder_tb.v -y 和 -v 命令是包含单元库的命令 本实验已经给出run.f文件，大家只需要打开看看， 读懂里面命令的意思 Page 8 RTL设计——第一步：逻辑仿真

RTL设计—第一步:逻辑仿真 对完成的 verilog设计进行逻辑仿真,验证语法及设计的逻辑功能 ●使用 Cadence公司的 Verilog仿真器 ●在当前目录下,在命令窗口启动 Verilog-XL仿真器,进行仿真 输入 verilog- f run. f命令 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 RTL设计——第一步：逻辑仿真 对完成的verilog设计进行逻辑仿真，验证语法及设计的逻辑功能 使用Cadence公司的VerilogXL仿真器 在当前目录下，在命令窗口启动Verilog-XL仿真器，进行仿真 输入 verilog -f run.f 命令

RTL设计——第一步:波形观察 观察波形需要在测试文件中开启波形记录的命令,大家可以打开 测试文件看看: Sshm open ●目录:在当前目录|ab4/sim下 ●命令行键入: sImvision&命令,启动波形观察工具 Design Browser I-Simvlsion EDt yew显 elect Explore H LdtyewSeectEstore姓 ,引圈回回国甲es‖“-|x%x→ 引中图圆回回国■ g An Avalable Dss B opeons-jiqN script Ext sinvuien ODp称 2 show contents: in the sgat as aa. 僵同F 回P5 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright◎2011-2012 数字系统设计 Page 10

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计  观察波形需要在测试文件中开启波形记录的命令，大家可以打开 测试文件看看：$shm_open  目录：在当前目录lab4/sim下  命令行键入：simvision & 命令，启动波形观察工具 Page 10 RTL设计——第一步：波形观察