(4)带异步置，置0输入端的边沿触发)触发器 TG3 Sp TGx-c 1D CLK >Ci CLK Rp- R RD (a)电路结构 (b)逻辑符号 如图中虚线所示，Sp、R,不受时钟控制，S。=1或R,=1, 触发器被置和置0 二、边沿触发方式的竣器动作特点 输出状态的变化仅取时钟信号的上升沿域下降沿) 到达时刻输入的逻辑态 (4)带异步置1， 置0输入端的边沿触发D触发器 到达时刻输入的逻辑状态 输出状态的变化仅取决于时钟信号的上升沿（或下降沿） 二、边沿触发方式的触发器动作特点 1 0 D D D 1 D 1 触发器被置 和 置 如图中虚线所示，S 、R 不受时钟控制，S = 或R =