4.2.1定制基本宏功能122 42.2实现基本宏功能126 42.3设计实例129 43使用 Altera的IP核132 4.3.1定制IP核132 43.2实现IP核137 4.3.3设计实例137 44小结138 4.5问题与思考139 第5章 QuartusⅡ的常用辅助设计工具141 5.1I/O分配验证141 5.1.1IO分配验证功能简介142 5.12I0O分配验证流程142 51.3用于/O分配验证的输入145 5.14运行lO分配验证146 52功率分析148 521Exce- based功率计算器148 522 Simulation- based功率估算150 53RIL阅读器 531RIL阅读器简介151 532RTL阅读器用户界面152 533原理图的分页和模块层次的切换153 5.34过滤原理图154 5.35将原理图中的节点定位到源设计文件156 5.36在原理图中查找节点或网线156 537使用R∏L阅读器分析设计中的问题157 54 Signal Probe及 Signal TapⅡl逻辑分析器157 5.4.1 SignalProbe 157 54 I Signal Tap逻辑分析器160 5.5时序收敛平面布局规划器( Timing Closure Floorplan)166 5.51使用 Timing Closure Floorplan分析设计167 552使用 Timing Closure Floorplan优化设计173 56 Chip Editor底层编辑器173 561 Chip Editor功能简介173 562使用 Chip editor的设计流程174 563 Chip editor视图1 564资源特性编辑器177 565 Chip Editor的一般应用181 57工程更改管理(ECO181 5.71ECO简介182 572ECO的应用范围182 573ECO的操作流程183 574使用 Change Manager查看和管理更改1844.2.1 定制基本宏功能 122 4.2.2 实现基本宏功能 126 4.2.3 设计实例 129 4.3 使用 Altera 的 IP 核 132 4.3.1 定制 IP 核 132 4.3.2 实现 IP 核 137 4.3.3 设计实例 137 4.4 小结 138 4.5 问题与思考 139 第 5 章 Quartus II 的常用辅助设计工具 141 5.1 I/O 分配验证 141 5.1.1 I/O 分配验证功能简介 142 5.1.2 I/O 分配验证流程 142 5.1.3 用于 I/O 分配验证的输入 145 5.1.4 运行 I/O 分配验证 146 5.2 功率分析 148 5.2.1 Excel-based 功率计算器 148 5.2.2 Simulation-based 功率估算 150 5.3 RTL 阅读器 151 5.3.1 RTL 阅读器简介 151 5.3.2 RTL 阅读器用户界面 152 5.3.3 原理图的分页和模块层次的切换 153 5.3.4 过滤原理图 154 5.3.5 将原理图中的节点定位到源设计文件 156 5.3.6 在原理图中查找节点或网线 156 5.3.7 使用 RTL 阅读器分析设计中的问题 157 5.4 SignalProbe 及 SignalTap II 逻辑分析器 157 5.4.1 SignalProbe 157 5.4.1 SignalTap II 逻辑分析器 160 5.5 时序收敛平面布局规划器(Timing Closure Floorplan) 166 5.5.1 使用 Timing Closure Floorplan 分析设计 167 5.5.2 使用 Timing Closure Floorplan 优化设计 173 5.6 Chip Editor 底层编辑器 173 5.6.1 Chip Editor 功能简介 173 5.6.2 使用 Chip Editor 的设计流程 174 5.6.3 Chip Editor 视图 175 5.6.4 资源特性编辑器 177 5.6.5 Chip Editor 的一般应用 181 5.7 工程更改管理(ECO) 181 5.7.1 ECO 简介 182 5.7.2 ECO 的应用范围 182 5.7.3 ECO 的操作流程 183 5.7.4 使用 Change Manager 查看和管理更改 184