VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDL entity实体名 is module模块名(端口表ort(端口说明)输入/输出端口说明

一、抽象类 二、多态 三、接口

一、类和封装 二、继承和多态

一、对象、消息和类 二、控制和使用对象 三、数组

9.1 利用AWT绘图 9.2 Graphics类的使用 9.3 Font类的使用 9.4 图像处理 9.5 动画图像处理

5.1 异常的基本概念 5.2 异常的处理机制 5.3 异常类的类层次

4.1 String 类的特点 4.2 String Buffer类的特点 4.3 字符串的特殊处理方法

3.1 一维数组 3.2 二维数组

11.1 处理URL内容 11.2 使用Socket通信 11.3 使用UDP通信

西南大学：《系统功能语言学 Systemic Functional Linguistics》课程教学讲义_Part I The clause 02 Towards a functional grammar