研究了带有预见信息的线性离散时间系统的状态观测器，并将其应用到预见控制系统.为了满足设计观测器的需要，首先导出了包含可预见的目标值信号和干扰信号的扩大误差系统，并由此得到最优预见控制器.在设计状态观测器时，通过改写输出方程充分利用了可预见的目标值信号和干扰信号.设计的状态观测器针对原系统是全维观测器，而针对扩大误差系统则是降维观测器.最后通过数值仿真证明了所设计的状态观测器的有效性

采用刚体代替综合法设计了一个以高平行度的双四边形机构为提升平台的平面折展柔顺机构,克服了单平行四边形提升机构的缺点,提高了提升平台与地面的平行度.设计了一个双稳态夹持机构,通过限制夹持机构滑块的位移控制加持力的大小,以稳态二为工作状态保证加持力的稳定.最后通过辅助机构将两机构组合在一起,使一个驱动能够同时完成提升和夹持两个动作.建立了该机构的伪刚体模型,分析了该机构输入力矩与转角和位移之间的关系,并通过实例的理论计算和有限元仿真分析,验证了伪刚体模型的正确性和机构设计的实用性

平面折展柔顺机构（lamina emergent mechanisms，LEMs）的重要组成部分之一是柔性铰链，因此设计新型的平面折展扭转铰链（lamina emergent torsional joint，LET）能够对其运动起到十分关键的作用.本文提出了一种打通型LET柔性铰链，设计了打通型双串联柔性铰链和打通型三串联柔性铰链的两种结构形式，分别推导出了两种铰链的弯曲等效刚度计算公式.通过对设计实例的理论分析与有限元分析，验证了等效刚度计算公式的正确性.将外形尺寸相同的打通型双串联、三串联柔性铰链与外LET铰链进行了弯曲以及拉压性能的对比，结果表明，打通型三串联LET柔性铰链在拉压性能下降不明显的情况下，能够较大幅度地提升弯曲性能

基于在大跨网架结构中的应用，对目前的三重钢管防屈曲耗能支撑进行改进，设计了一种新型支撑，并对该支撑考虑初始缺陷下的力学性能进行了理论分析.根据理论分析，设计了四组不同的支撑，利用ABAQUS有限元软件模拟分析了在拉压循环荷载作用下支撑强度比对其力学性能的影响，包括连接段应力状态、滞回耗能能力和核心管屈曲破坏模式.研究结果表明：该新型耗能支撑结构布置可行，设计方法合理，强度比是影响支撑力学性能的重要参数，在强度比合理范围内，支撑具有良好的滞回耗能性能；在轴向循环荷载作用下，内外套管约束作用明显，核心管破坏模式为多波小幅屈曲破坏，变形稳定，满足防屈曲支撑设计要求

第一章 总论 第二章 道路平面设计 第三章 道路纵断设计 第四章 道路横断面设计 第五章 道路交叉设计 第六章 路基工程 第七章 路面工程 第八章 道路绿化与环境 第九章 高速公路简介

6.1 概述 6.2 设计洪峰流量及设计洪量的计算 6.3 设计洪水过程线的推求

7.1 概述 7.2 设计暴雨的计算 7.3 由设计暴雨推求设计洪水 7.4 可能最大暴雨及可能最大洪水的估算

一、什么是教学设计? 二、怎样进行教学设计? 三、信息化教学设计的特点如何?

为提高热轧换规格首块钢头部卷取温度命中率，采用数据挖掘技术，从历史带钢冷却数据中推断出与实际带钢相匹配的卷取温度模型水冷换热学习系数，并将其应用于模型预设定计算。首先，对冷却特征参数进行识别，按照相对型、绝对型、相等型和策略型四种方式进行定义，并对实际带钢与历史带钢的各项冷却特征参数进行相似距离计算。当历史带钢的总相似距离满足要求时，将其聚类为实际带钢的相似卷，并考虑各相似卷的时间影响，计算相似权重值；随后，基于相似带钢的头部和尾部信息，建立由卷取温度预报误差、偏离学习系数回归值惩罚项和偏离默认值惩罚项等构成的目标函数以及相应的约束条件，采用梯度下降法求解该二次规划问题，通过三次优化逐步计算出学习系数参考值和表征学习系数与带钢速度及目标卷取温度呈双线性关系的两个参数；最后，根据实际带钢的穿带速度、目标卷取温度等冷却条件计算冷却设定所需的学习系数。现场应用表明：基于十万块历史带钢冷却数据驱动的模型参数即时自适应设定算法可增强卷取温度模型对带钢头部冷却的预设定能力，学习系数即时自适应设定能力随着内存中保存的历史带钢冷却数据的多样性和检索出的相似卷数量的增加而提升

为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问题。本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑（Swing restored pass transistor logic, SRPL）的全加器设计方案。该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传输管逻辑的设计方法；然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用MOS管补偿阈值损失的方式，实现异或/同或电路的全摆幅输出；最后，将异或/同或电路融合于全加器结构，结合4T XOR求和电路与改进的传输门进位电路实现摆幅恢复的高性能全加器。在TSMC 65 nm工艺下，本文采用HSPICE仿真验证所设计的逻辑功能，与文献相比延时降低10.8%，功耗延时积（Power-delay product, PDP）减少13.5%以上