为了改善M2高速钢中的碳化物分布，通过数值模拟详细分析了结晶器旋转对M2高速钢电渣重熔过程温度场、金属熔池形状的影响，并进一步通过实验室双极串联结晶器旋转电渣炉研究了旋转速率对M2高速钢电渣重熔过程的影响。采用扫描电镜观察并分析了结晶器旋转对电渣锭中碳化物形貌、分布的影响；采用小样电解萃取实验，分析了结晶器旋转速率对碳化物组成的影响。结果发现，随着结晶器旋转速率的增加，渣池的高温区从芯部向边部迁移，温度分布更加均匀；金属熔池的深度变浅，两相区的宽度收窄，从而导致局部凝固时间降低、二次枝晶间距减小。与此相对应，随着结晶器旋转速率的增加，M2电渣锭的渣皮更薄、更加均匀，结晶器对电渣锭的冷却强度更大，碳化物网格开始破碎、变薄，碳化物由片状改变为细小的棒状。X射线衍射分析表明，不论结晶器是否旋转，碳化物的类型始终不变，由M2C、MC和M6C组成，但是随旋转速率增加M2C含量增加，MC和M6C含量降低。碳化物组织得以改善的主要原因在于，结晶器旋转导致金属熔池深度降低、两相区宽度收窄，改善了凝固条件，减轻了元素偏析

一、填空题（15分） 1、对于理想电压源而言，不允许 路，但允许 路。 2、两种实际电源模型等效变换是指对外部等效，对内部并 无等效可言。当端子开路时，两电路对外部均不发出功率， 但此时电压源发出的功率为 ，电流源发出的功率 为 ；当端子短路时，电压源发出的功率为 ， 电流源发出的功率为 。（用US、IS、R表示）

采用挤出式3D打印技术制备锂离子电池电极，选取三元镍钴锰酸锂（LiNi0.5Co0.2Mn0.3O2）作为正极活性材料，以去离子水、羟乙基纤维素和其他添加剂为溶剂来制备性能稳定且适合3D打印技术的锂离子电池正极墨水，利用流变仪、X射线衍射仪、电池测试仪、ANSYS模拟等探究了增稠剂种类和含量、墨水黏度、打印工艺等对墨水流变性质和可打印性能的影响。结果表明：选取羟乙基纤维素/羟丙基纤维素质量比为1∶1混合且质量分数为3%时，所制备的墨水黏度为20.26 Pa·s，此时墨水具有较好的流变性，打印过程出墨均匀，打印电极光滑平整，满足后期墨水的可打印性要求，经模拟分析，墨水黏度对墨水流动性影响明显；电极材料经超声分散、打印、烧结等过程后未造成原有晶体结构的改变；电极首次充放电容量分别为226.5和119.4 mA·h·g?1，经过20次循环后，电池充放电容量的变化率减小并趋于稳定，3D打印电极表现出良好的循环稳定性

重点： • 复阻抗复导纳 • 相量图 • 用相量法分析正弦稳态电路 • 正弦交流电路中的功率分析 • 谐振 § 9-1 阻抗和导纳 §9-2 阻抗（导纳）的串联和并联 § 9-3. 电路的相量图 §9-4 正弦稳态电路的分析 §9-5 正弦电流电路中的功率 §9-6 复功率 §9-7 最大功率传输 § 9-8 串联电路的谐振 § 9-9 并联电路的谐振

6.1 放大电路的频率响应 6.2 单时间常数RC电路的频率响应 6.3 共源和共射放大电路的低频响应 6.4 共源和共射放大电路的高频响应 6.5 共栅和共基、共漏和共集放大电路的高频响应 6.6 扩展放大电路通频带的方法 6.7 多级放大电路的频率响应 *6.8 单级放大电路的瞬态响应

1、电力系统的概念和组成 2、对电力系统运行的基本要求 3、电力系统的电压等级 4、电力系统的接线方式和中性点接地 5、电力系统的负荷

4.1负反馈放大电路的组成和基本类型 引言 4.1.1反馈放大电路的组成及基本关系式 4.1.2负反馈放大电路的基本类型 4.1.3负反馈放大电路分析

7.1 反馈的基本概念与分类 7.2 负反馈放大电路的四种组态 7.3 负反馈放大电路增益的一般表达式 7.4 负反馈对放大电路性能的影响 7.5 深度负反馈条件下的近似计算 7.6 负反馈放大电路设计 7.7 负反馈放大电路的频率响应 7.8 负反馈放大电路的稳定性

1.1物质的电结构电荷守恒定律 一、电荷摩擦起电 物体带电一一些材料经摩擦后具有吸引轻小物体的能力。 摩擦起电一经过摩擦使物体带电的过程 电荷之间的相互作用一同性相斥,异性相吸 (思考题1.11.2)

为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问题。本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑（Swing restored pass transistor logic, SRPL）的全加器设计方案。该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传输管逻辑的设计方法；然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用MOS管补偿阈值损失的方式，实现异或/同或电路的全摆幅输出；最后，将异或/同或电路融合于全加器结构，结合4T XOR求和电路与改进的传输门进位电路实现摆幅恢复的高性能全加器。在TSMC 65 nm工艺下，本文采用HSPICE仿真验证所设计的逻辑功能，与文献相比延时降低10.8%，功耗延时积（Power-delay product, PDP）减少13.5%以上