1. 在相同的码元传输速率下，信息传输速率比二进制系统高。 Rb=RBN㏒2N b/s 2. 在相同的信息传输速率下，多进制码元传输速率比二进制低。增大码元宽度，会增加码元的能量，并能减少由于信道特性引起的码间干扰的影响

一、 使用HDL设计的先进性 二、Verilog的主要用途 三、 Verilog的历史 四、如何从抽象级(levels of abstraction)理解 五、电路设计 六、Verilog描述 – 逻辑仿真算法 – 如何启动Verilog-XL和NC Verilog仿真器 – 如何显示波形 1. 进一步学习Verilog的结构描述和行为描述 2. Verilog混合（抽象）级仿真 1. 理解Verilog中使用的词汇约定 2. 认识语言专用标记(tokens) 3. 学习timescale

前面讨论的组合逻辑电路的分析和设计, 是假定输入输出处于稳定的逻辑电平下进行 的。对于实际电路来说，当所有的输入信号 逻辑电平发生变化的瞬间，电路的输出可能 出现违背稳态下的逻辑关系，尽管这种不希 望有的输出是暂时的，但它仍会导致被控对 象的误动作。为此，组合电路设计完成后要 进行竞争与冒险分析

1.1 概述 1.2 几种常见的数制 1.3 不同数制间的转换 1.5 几种常用的编码 1.4 二进制算术运算

2.1 概述 2.2 逻辑代数中的三种基本运算 2.3 逻辑代数的基本公式和常用公式 2.5 逻辑函数及其表示方法 2.4 逻辑代数的基本定理 2.6 逻辑函数的化简方法 2.7 具有无关项的逻辑函数及其化简

5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 5.7 触发器的动态特性

2.2 半导体二极管和三极管的开关特性 2.2.1 半导体基本知识 2.2.2 PN结的形成及特性 2.2.3 半导体二极管 2.2.4 特殊二极管 2.2.5 半导体三极管——双极型三极管 2.2.6 MOS场效应管 本征半导体与本征激发 MOS管的基本开关电路

6.1 概述 6.2 时序逻辑电路的分析方法 6.4 时序逻辑电路的设计方法 6.3 若干常用的时序逻辑电路 6.5 时序逻辑电路中的竞争-冒险现象

4.1 概述 4.2 组合逻辑电路的分析方法和设计方法 4.3 若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争-冒险现象

12.2 在T1状态下,如果控制输入Y和Z等于1和0,系统实 现条件操作,寄存器增1,并转换到状态T2。试按上述条 件画出一个部分ASM图