分析清楚时序电路的输入条件和输出条件，确定有多少种 输入信息的历史情况，由相应的电路状态记忆，从而确定 原始状态图的状态数 把每一个状态作为电路当时所处的现在状态，根据设计要 求和各种可能的输入情况，确定该时刻的现在的输出和下 一时刻电路的下一个状态，画出状态转换线，注明输入和 输出，完成原始状态图。可多设几个状态，不要发生遗漏 和错误

一、组合逻辑电路 二、组合逻辑电路分析 三、组合逻辑电路设计 四、常用中规模组合逻辑电路 五、组合逻辑电路的竞争冒险

6.1时序电路概述 6.2同步时序逻辑电路的分析 6.3异步时序电路的分析方法 6.4同步时序电路的设计方法

数字电路CAD工具(较成熟，自动化程度高)： FPGA Gate Array Standardsell VHDL 系统综合

第一节信号传输延迟 数字电路的延迟由四部分组成: 门延迟 连线延迟 扇出延迟 大电容延迟 一、CMOS门延迟:

典型输出电路基波电压传输特性可用以下表达式描述：

3.1 集成电路工艺层 3.2 MOSFET 3.3 CMOS工艺层 3.4 FET阵列设计

6.1时序逻辑电路的分析与设计方法 6.2计数器 6.3寄存器 6.4顺序脉冲发生器

第3章数字(门)电路(A) 介绍数字门电路中的电气知识

3.1 概 述 3.2 组合逻辑电路的分析 3.3 组合逻辑电路的设计 3.4 加 法 器 3.5 数值比较器 3.6 编 码 器 3.7 译 码 器 3.8 数据选择器 3.9 数据分配器 3.10 奇偶检测电路 3.11 用中规模集成电路设计一般组合电路 3.12 组合电路中的竞争冒险