一、HDL主要类型 二、什么是Verilog 三、Verilog历史 四、Verilog与VHDL的比较 五、Verilog的主要能力

第五章作业 1. 并行信号赋值语句有哪两种形式？请将两种 形式做比较。 2. VHDL中主要有哪几种延迟类型？它们有什 么区别？

示波器是现代电子测量仪器中使用最为广泛的电子设备,它集各种现 代电子技术于一身,具有知识综合、更新快捷、型号繁多、面目百态、 操作复杂、难以全面掌握和深入了解的特点。大多数同学在中学阶段, 虽然曾经有所认识,但基于一些主客观条件的限制,对它的了解和掌握 只能停留的一些表面的认识上。在大学,虽然有专门的实验教学课来学 习示波器的有关知识,但只通过一次课程,仅三个小时左右的时间,要 求把示波器所有内容完整地讲授,让同学完全接受了解和全面地掌握, 在这么短的时间里是不可能做到。因此,要想充分的了解和全面的掌握 示波器的有关知识和使用技巧,必须要在一个较长的时间段里,经常地 接触和反复地使用示波器,加之个人的不断感悟,才能达到一定水平

第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

一、 组合逻辑电路设计 二、时序逻辑电路设计

§3.5 相对分子质量（聚合度）

基本门电路的设计（采用数据流设计 ） 基本门电路表达简单逻辑关系，采用简单的赋值语句就能方 便地实现；没有必要采用更复杂的结构

工程坯流片 IC设计者在集成电路设计开发阶段，为了验证自己所 设计的集成电路是否成功，必须进行工程坯流片。 集成电路设计者自己进行工程坯流片时，往往一片晶 圆上只能验证一个设计项目（产品），而每次工程坯 流片FOUNDRY至少提供6-12片，制造出的芯片数量 将达到成千上万片，远多于设计阶段产品测试所需的 数量。如果设计成功，则可以将多余的芯片作为商品 出售，如果设计中存在问题，则所有芯片全部报废。 然而多数情况下，一个设计需要至少进行两次工程坯 流片才能成功，由此造成了极大人力和财力的浪费

时序电路的信号变化特点： 同步时序电路以时钟信号为驱动；电路内部信号的变化 （或输出信号的变化）只发生在特定的时钟边沿；其他时刻 输入信号的变化对电路不产生影响；

系统设计：芯片的功能、尺寸、外部接口、 性能、速度、成本等； 功能设计：系统功能块分割、功能框图 信号流程图、状态转换图等 逻辑设计：各功能块的逻辑表达、逻辑电路图等 功能仿真：不考虑电路连线延时