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本章讲述 Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述: Gate实例语句 UDP实例语句 Module实例语句

第7章数据流模型化 本章讲述 Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模:相反,过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模

第5章门电平模型化 本章讲述 Verilog HDL为门级电路建模的能力,包括可以使用的内置基本门和如何使用它 们来进行硬件描述

第2章HDL指南 本章提供HDL语言的速成指南

本章介绍 Verilog HDL语言的发展历史和它的主要能力

本章介绍了如何编写测试验证程序(test bench)测试验证程序用于测试和验证设计的正 确性。Verilog HDL提供强有力的结构来说明测试验证程序