第一节 VHDL概念 第二节 VHDL语言优缺点 第三节 VHDL建模方法

1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier

一、VHDL的顺序语句 二、VHDL的其它语句 三、LOOP 四、NEXT

Active-HDL Design Entry Tools HDL Editor （HDE） State Diagram Editor （FSM） Block Diagram Editor （BDE）

电子科技大学：《电子设计自动化技术》课程教学资源（讲义课件）第一章 TOP_DOWN 流程

成都航空职业技术学院：《冲压模具设计与制造》综合实训题库

合肥工业大学：《EDA技术与应用》精品课程教学资源（文献资料）基本语法 元件例化与层次设计

合肥工业大学：《EDA技术与应用》精品课程教学资源（文献资料）算术逻辑部件设计（蒋小龙）

合肥工业大学：《EDA技术与应用》精品课程教学资源（PPT课件讲稿）第2章 EDA设计流程及其工具 第5节 QUARTUS II 常见编译错误及其解决方法

合肥工业大学：《EDA技术与应用》精品课程教学资源（文献资料）优秀设计十大戒律 The Ten Commandments of Excellent Design