/第3章仍24编程基础 第3章?2编程基础 3.1概述 32VHDL程序基本结构 33VHDL语言要素 34VHDL顺序语句 35VHDL并行语句 36子程序( SUBPROGRAM 37库、程序包及其他 38VHDL描述风格 39基本逻辑电路设计 3.10状态机的ⅤHDL设计 BAC
第3章 VHDL编程基础 第3章 VHDL编程基础 3.1 概述 3.2 VHDL程序基本结构 3.3 VHDL语言要素 3.4 VHDL顺序语句 3.5 VHDL并行语句 3.6 子程序(SUBPROGRAM) 3.7 库、程序包及其他 3.8 VHDL描述风格 3.9 基本逻辑电路设计 3.10 状态机的VHDL设计
第3章24编程基础 3.1概述 31.1常用硬件描述语言简介 常用硬件描述语言有ⅤHDL、 Verilog和ABEL语言。ⅤHDL 起源于美国国防部的ⅤHSC, Verilog起源于集成电路的设计, ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者 进行对比。 (1)逻辑描述层次:一般的硬件描述语言可以在三个层次上 进行电路描述,其层次由高到低依次可分为行为级、RTL级和门 电路级。VHDL语言是一种高级描述语言,适用于行为级和RTL 级的描述,最适于描述电路的行为; Verilog语言和ABEL语言是 种较低级的描述语言,适用于RIL级和门电路级的描述,最适 于描述门级电路
第3章 VHDL编程基础 3.1 概 述 3.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL 起源于美国国防部的VHSIC，Verilog起源于集成电路的设计， ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者 进行对比。 (1) 逻辑描述层次：一般的硬件描述语言可以在三个层次上 进行电路描述，其层次由高到低依次可分为行为级、RTL级和门 电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL 级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是 一种较低级的描述语言，适用于RTL级和门电路级的描述，最适 于描述门级电路
/第3章仍24编程基础 (2)设计要求:VHDL进行电子系统设计时可以不了解电路 的结构细节,设计者所做的工作较少;Ⅴ erilog和ABEL语言进行 电子系统设计时需了解电路的结构细节,设计者需做大量的工 作 (3)综合过程:任何一种语言源程序,最终都要转换成门电 路级才能被布线器或适配器所接受。因此,ⅤHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化,VHDL几乎 不能直接控制门电路的生成。而Ⅴ erilog语言和ABEL语言源程序 的综合过程要稍简单,即经过RIL级→门电路级的转化,易于控 制电路资源
第3章 VHDL编程基础 (2) 设计要求：VHDL进行电子系统设计时可以不了解电路 的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行 电子系统设计时需了解电路的结构细节，设计者需做大量的工 作。 (3) 综合过程：任何一种语言源程序，最终都要转换成门电 路级才能被布线器或适配器所接受。因此，VHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎 不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序 的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控 制电路资源
第3章24编程基础 (4)对综合器的要求:ⅤHDL描述语言层次较高,不易控制 底层电路,因而对综合器的性能要求较高, Verilog和ABEL对综 合器的性能要求较低。 (5)支持的EDA工具:支持ⅤHDL和 Verilog的EDA工具很多 但支持ABEL的综合器仅仅 Dataio一家 (6)国际化程度:ⅤHDL和 Verilog已成为EEE标准,而 ABEL正朝国际化标准努力
第3章 VHDL编程基础 (4) 对综合器的要求：VHDL描述语言层次较高，不易控制 底层电路，因而对综合器的性能要求较高，Verilog和ABEL对综 合器的性能要求较低。 (5) 支持的EDA工具：支持VHDL和Verilog的EDA工具很多， 但支持ABEL的综合器仅仅Dataio一家。 (6) 国际化程度：VHDL和Verilog已成为IEEE标准，而 ABEL正朝国际化标准努力
第3章24编程基础 312ⅴHDL的优点 VHDL的英文全名是very- High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底 VHDL IEEE (The Institute of Electrical and Electronics Engineers) 和美国国防部确认为标准硬件描述语言。自IEE公布了VHDL的 标准版本(EEE-1076)之后,各EDA公司相继推出了自己的VHDL 设计环境,或宣布自己的设计工具可以和ⅤHDL接口。此后ⅤHDL 在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准 硬件描述语言。193年,IEEE对ⅤHDL进行了修订,从更高髙的抽 象层次和系统描述能力上扩展ⅤHDL的内容,公布了新版本的 VHDL,即IEEE标准的1076-1993版本。现在,VHDL和 Verilog作 为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持, 在电子工程领域,已成为事实上的通用硬件描述语言。有专家认 为,在新的世纪中,VHDL与 Verilog语言将承担起几乎全部的数 字系统设计任务
第3章 VHDL编程基础 3.1.2 VHDL的优点 VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers) 和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的 标准版本(IEEE-1076)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准 硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽 象层次和系统描述能力上扩展VHDL的内容，公布了新版本的 VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作 为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持， 在电子工程领域，已成为事实上的通用硬件描述语言。有专家认 为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数 字系统设计任务
/第3章仍24编程基础 VHDL主要用于描述数字系统的结构、行为、功能和接口。 除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述 风格与句法十分类似于一般的计算机高级语言。VHDL的程序结 构特点是将一项工程设计,或称设计实体(可以是一个元件、 个电路模块或一个系统)分成外部(或称可视部分,即端口)和内 部(或称不可视部分),即设计实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后,一旦其内部开发完成后 其他的设计就可以直接调用这个实体。这种将设计实体分成内 外部分的概念是ⅤHDL系统设计的基本点。应用ⅤHD进行工程 设计的优点是多方面的,具体如下:
第3章 VHDL编程基础 VHDL主要用于描述数字系统的结构、行为、功能和接口。 除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述 风格与句法十分类似于一般的计算机高级语言。VHDL的程序结 构特点是将一项工程设计，或称设计实体(可以是一个元件、一 个电路模块或一个系统)分成外部(或称可视部分，即端口)和内 部(或称不可视部分)，即设计实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后， 其他的设计就可以直接调用这个实体。这种将设计实体分成内 外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程 设计的优点是多方面的，具体如下：
/第3章仍24编程基础 (1)与其他的硬件描述语言相比,ⅤHDL具有更强的行为描 述能力。强大的行为描述能力是避开具体的器件结构,从逻辑 行为上描述和设计大规模电子系统的重要保证。就目前流行的 EDA工具和VHDL综合器而言,将基于抽象的行为描述风格的 VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文 件已不成问题,只是在综合与优化效率上略有差异。 (2)VHDL具有丰富的仿真语句和库函数,使得在任何大系 统的设计早期,就能查验设计系统的功能可行性,随时可对系 统进行仿真模拟,使设计者对整个工程的结构和功能可行性做 出判断
第3章 VHDL编程基础 (1) 与其他的硬件描述语言相比，VHDL具有更强的行为描 述能力。强大的行为描述能力是避开具体的器件结构，从逻辑 行为上描述和设计大规模电子系统的重要保证。就目前流行的 EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的 VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文 件已不成问题，只是在综合与优化效率上略有差异。 (2) VHDL具有丰富的仿真语句和库函数，使得在任何大系 统的设计早期，就能查验设计系统的功能可行性，随时可对系 统进行仿真模拟，使设计者对整个工程的结构和功能可行性做 出判断
/第3章仍24编程基础 (3)ⅤHDL语句的行为描述能力和程序结构,决定了它具 有支持大规模设计的分解和已有设计的再利用功能。符合市场 需求的大规模系统高效、高速的完成必须有多人甚至多个开发 组共同并行工作才能实现,VHDL中设计实体的概念、程序包 的概念、设计库的概念为设计的分解和并行工作提供了有利的 支持
第3章 VHDL编程基础 (3) VHDL语句的行为描述能力和程序结构，决定了它具 有支持大规模设计的分解和已有设计的再利用功能。符合市场 需求的大规模系统高效、高速的完成必须有多人甚至多个开发 组共同并行工作才能实现，VHDL中设计实体的概念、程序包 的概念、设计库的概念为设计的分解和并行工作提供了有利的 支持
/第3章仍24编程基础 (4)用ⅤHDL完成一个确定的设计,可以利用EDA工具进行 逻辑综合和优化,并自动把VHDL描述设计转变成门级网表(根 据不同的实现芯片)。这种方式突破了门级设计的瓶颈,极大地 减少了电路设计的时间和可能发生的错误,降低了开发成本。 利用EDA工具的逻辑优化功能,可以自动地把一个综合后的设 计变成一个更小、更高速的电路系统。反过来,设计者还可以 容易地从综合和优化的电路获得设计信息,返回去更新修改 VHDL设计描述,使之更加完善
第3章 VHDL编程基础 (4) 用VHDL完成一个确定的设计，可以利用EDA工具进行 逻辑综合和优化，并自动把VHDL描述设计转变成门级网表(根 据不同的实现芯片)。这种方式突破了门级设计的瓶颈，极大地 减少了电路设计的时间和可能发生的错误，降低了开发成本。 利用EDA工具的逻辑优化功能，可以自动地把一个综合后的设 计变成一个更小、更高速的电路系统。反过来，设计者还可以 容易地从综合和优化的电路获得设计信息，返回去更新修改 VHDL设计描述，使之更加完善
/第3章仍24编程基础 (5)VHDL对设计的描述具有相对独立性。设计者可以不懂 硬件的结构,也不必管最终设计的目标器件是什么,而进行独 立的设计。正因为ⅤHDL的硬件描述与具体的工艺技术和硬件 结构无关,所以VHDL设计程序的硬件实现目标器件有广阔的 选择范围,其中包括各种系列的CPLD、FPGA及各种门阵列器 件, (6)由于VHDL具有类属描述语句和子程序调用等功能,对 于完成的设计,在不改变源程序的条件下,只需改变类属参量 或函数,就能轻易地改变设计的规模和结构
第3章 VHDL编程基础 (5) VHDL对设计的描述具有相对独立性。设计者可以不懂 硬件的结构，也不必管最终设计的目标器件是什么，而进行独 立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬件 结构无关，所以VHDL设计程序的硬件实现目标器件有广阔的 选择范围，其中包括各种系列的CPLD、FPGA及各种门阵列器 件。 (6) 由于VHDL具有类属描述语句和子程序调用等功能，对 于完成的设计，在不改变源程序的条件下，只需改变类属参量 或函数，就能轻易地改变设计的规模和结构