第9章并行接口 本章主要教学内容 >并行输入输出接口技术的概念和功 合 >8255A的内部结构及引脚 >8255A的工作方式及其应用
本章主要教学内容 Ø 并行输入输出接口技术的概念和功 能 Ø 8255A的内部结构及引脚 Ø 8255A的工作方式及其应用 第9章 并行接口
91概述 并行输入/输出就是在计算机中把一个字符的几个位同时进 行传输,它具有传输速度快、效率高的优点。由于并行通信所 采用的电缆较多,不太适合长距离传输。所以,并行通信通常 用在数据传输率要求较高、而传输的距离相对较短的场合。 实现并行输入输出的接口就是并行接口。通常,一个并 行接口可设计为输出接口,例如连接一台打印机;也可设计为 输入接口,例如连接键盘;还可设计成双向通讯接口,既可作 为输入接口又可作为输出接口,例如连接像磁盘驱动器这样的 需要双向通路的设备
9.1 概述 并行输入/输出就是在计算机中把一个字符的几个位同时进 行传输，它具有传输速度快、效率高的优点。由于并行通信所 采用的电缆较多，不太适合长距离传输。所以，并行通信通常 用在数据传输率要求较高、而传输的距离相对较短的场合。 实现并行输入/输出的接口就是并行接口。通常，一个并 行接口可设计为输出接口，例如连接一台打印机；也可设计为 输入接口，例如连接键盘；还可设计成双向通讯接口，既可作 为输入接口又可作为输出接口，例如连接像磁盘驱动器这样的 需要双向通路的设备
图9-1是典型的并行接口和外设连接的示意图 从图中可以看到,并行接口左边是与CPU连接的总 线,右边用一个通道和输入设备相连,另一个通道 和输出设备相连,输入和输出都有独立的信号交换 联络控制线。在并行接口内部用控制寄存器来寄存 CPU对它的控制命令,用状态寄存器来提供各种工 作状态供CPU查询,此外,还有供输出和输入数据 用的输出数据锁存器和输入数据缓冲器
图9-1是典型的并行接口和外设连接的示意图。 从图中可以看到，并行接口左边是与CPU连接的总 线，右边用一个通道和输入设备相连，另一个通道 和输出设备相连，输入和输出都有独立的信号交换 联络控制线。在并行接口内部用控制寄存器来寄存 CPU对它的控制命令，用状态寄存器来提供各种工 作状态供CPU查询，此外，还有供输出和输入数据 用的输出数据锁存器和输入数据缓冲器
数据总线 数据输入准备好 输 控制寄存器 读出信号 数据输入回答|入 设 写入信号 输入缓冲寄存器 数据输入备 复位 CPU 准备好 L 中断请求 输出缓冲寄存器 数据输出 数据输出准备好/的 地址 状态寄存器 译码 数据输出回答|备 图9-1并行接口与外设连接示意图
控制寄存器 输入缓冲寄存器 输出缓冲寄存器 状态寄存器 数据总线 读出信号 写入信号 复位 准备好 中断请求 地址 译码 CPU 输 入 设 备 数据输入准备好 数据输入回答 数据输入 输 出 设 备 数据输出 数据输出准备好 数据输出回答 图9–1 并行接口与外设连接示意图
并行接口的基本工作原理分析如下: (1)数据的输入过程 当外设把数据送到数据输入线上时,通过“数 据输入准备好”状态线通知接口取数。接口在把数 据锁存到输入缓冲器的同时,把数据输入回答线置 “1”,用来通知外设,接口的数据输入缓冲器 “满”,禁止外设再送数据。同时把内部状态寄存 器中“输入准备好”状态位置“1”,以便CPU对其 进行查询或向CPU申请中断。在CPU读取接口中的 数据后,接口将自动清除“输入准备好”状态位和 “数据输入回答”信号,以便外设输入下一个数据
并行接口的基本工作原理分析如下： （1）数据的输入过程 当外设把数据送到数据输入线上时，通过“数 据输入准备好”状态线通知接口取数。接口在把数 据锁存到输入缓冲器的同时，把数据输入回答线置 “1” ，用来通知外设，接口的数据输入缓冲器 “满” ，禁止外设再送数据。同时把内部状态寄存 器中“输入准备好”状态位置“1” ，以便CPU对其 进行查询或向CPU申请中断。在CPU读取接口中的 数据后，接口将自动清除“输入准备好”状态位和 “数据输入回答”信号，以便外设输入下一个数据
(2)数据的输出过程 当数据输出缓冲器“空闲”时,接口中“输出 准备好”状态位置“1”。在接收到CPU的数据后 ,“输出准备好”状态位复位。数据通过输出线送 到外设,同时,由“数据输出准备好”信号线通知 外设取数据。当外设接收一个数据时,回送一个“ 数据输出回答”信号,通知接口准备下一次输出数 据。接口将撤消“数据输出准备好”信号并且再 次置“输出准备好”状态位为“1”,以便CPU输 出下一个数据
（2）数据的输出过程 当数据输出缓冲器“空闲”时，接口中“输出 准备好”状态位置“1” 。在接收到CPU的数据后 ， “输出准备好”状态位复位。数据通过输出线送 到外设，同时，由“数据输出准备好”信号线通知 外设取数据。当外设接收一个数据时， 回送一个“ 数据输出回答”信号，通知接口准备下一次输出数 据。 接口将撤消“数据输出准备好”信号并且再一 次置“输出准备好”状态位为“1” ，以便CPU输 出下一个数据
92可编程并行接口芯片8255A 8255A是 Intel公司生产的通用可编程并行接口芯片 它有3个8位并行输入/输出端口,即A口、B口和C口,可利 用编程方法来设置这3个端口是作为输入端口还是作为输出 端口;有3种工作方式,分别为方式0、方式1、方式2;有3 种数据传送方式,分别为无条件传递方式、查询式传递方 式和中断传送方式。 8255A芯片的另一个特点是对端口C的操作,C口既可作 为数据口也可作为控制口。当C口作为数据口时,可以输 出8位数据或分别作为两个4位数据口输出,此外,还可对 端口C的每一位进行操作,比如设置某一位为输入或输出, 这样可以为位控方式提供了便利条件
9.2 可编程并行接口芯片8255A 8255A是Intel公司生产的通用可编程并行接口芯片， 它有3个8位并行输入/输出端口，即A口、B口和C口，可利 用编程方法来设置这3个端口是作为输入端口还是作为输出 端口；有3种工作方式，分别为方式0、方式1、方式2；有3 种数据传送方式，分别为无条件传递方式、查询式传递方 式和中断传送方式。 8255A芯片的另一个特点是对端口C的操作，C口既可作 为数据口也可作为控制口。当C 口作为数据口时，可以输 出8位数据或分别作为两个4位数据口输出，此外，还可对 端口C的每—位进行操作，比如设置某一位为输入或输出， 这样可以为位控方式提供了便利条件
9218255A内部结构及引脚特性 1.8255A内部结构 8255A芯片的内部结构如图9-2所示,它包括4个 部分:数据总线缓冲器;读写控制逻辑;A组和B组 控制电路;端口A、B、C
9.2.1 8255A内部结构及引脚特性 1. 8255A内部结构 8255A芯片的内部结构如图9-2 所示，它包括4个 部分：数据总线缓冲器；读写控制逻辑；A组和B组 控制电路；端口A、B、C
PAO-PA7 A组控 制器人 端口A DO PC4-PC7 端口C D7数据 缓冲 上半部 器 内部数据总线 FN amLICAPCa-PC 下半部 R 读/写 B组控 PBO-PB7 控制 al 逻辑 制器 端口BK RESET 图928255A芯片的内部结构
端口A 数据 缓冲 器 读/写 控制 逻辑 端口C 上半部 端口C 下半部 端口B A组控 制器 B组控 制器 D0- D7 RD WR A0 A1 RESET CS PA0-PA7 PC4-PC7 PC0-PC3 PB0-PB7 内部数据总线 图9-2 8255A芯片的内部结构
2.8255A引脚特性及P4 40P44 其与外部的连接 PA2-2 PA1-3 38 P40-4 37P7 8255A并行接口芯片RD-5 36 WR RESET 有40条引脚,如图9-3AMD A D 所示。这40条引脚可分 32D2 i0825531D3 为与外设连接和与CPU D4 DS 连接两类引脚。 PPPPPPP 16 25PB7 24PB6 23PB5 PBi-19 PB PB2—20 21PB3 图938255引脚图
2. 8255A引脚特性及 其与外部的连接 8255A并行接口芯片 有40条引脚，如图9-3 所示。这40条引脚可分 为与外设连接和与CPU 连接两类引脚。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 31 30 29 28 27 26 25 24 23 22 21 40 39 38 37 36 35 34 33 32 8255 RD PA3 PA2 PA1 PA0 WR CS GND A0 A1 PC7 PC6 PB7 PB6 PB5 PB4 PB2 PB3 PB1 PB0 PC0 PC1 PC2 PC3 PC4 PC5 D5 D4 VCC RESET D1 D6 D2 PA7 PA5 PA6 D3 D7 D0 PA4 图9-3 8255引脚图