第三章12位，1O0兆DAC各部分的设计和仿真 COLm1 ROW COLn 图3.8选通电路结构 分析可知：若当前输入列信号为0，则A点输出为1：若当前输入列信号不 为0，则看下一列，若为0，则输出为1：若当前和下一位输入列信号都不为0， 则输出由输入行信号决定。且第一列应该补1（即接高电平）。 2)数字电路的驱动能力 在设计数字电路时，应考虑驱动能力。高7位译码输出接选通电路，不存在 驱动问题。低5位译码后直接作为latch的输入，可能由于驱动能力不够出现错误， 所以之间可以插入buffer提高驱动能力。 3.6偏置电路 在模拟电路系统中，许多内部模块的偏置电流与偏置电压都是来源于一个或 多个带隙基准产生器。这些基准电路（即参考电路）在整个芯片上的分布带来了 许多严重的问题。考虑图3.9所示的例子，电流IF由一个带隙参考源提供， M,~Mn作为许多模块的偏置电流源远离晶体管MF,且相互间也离得较远。如 果电流Io1~I。和IF之间的匹配很重要，就必须考虑沿地线的电压降。实际上， 对于连在同一根地线上的大量电路，电流源和I之间的系统失配可能大得难以 接受。[5] M。 图3.9用于电流镜偏置的参考电压分布 0第三章 12 位，100 兆 DAC 各部分的设计和仿真 19 图3.8 选通电路结构 分析可知：若当前输入列信号为0，则A点输出为1；若当前输入列信号不 为0，则看下一列，若为0，则输出为1；若当前和下一位输入列信号都不为0， 则输出由输入行信号决定。且第一列应该补1（即接高电平）。 2）数字电路的驱动能力 在设计数字电路时，应考虑驱动能力。高7位译码输出接选通电路，不存在 驱动问题。低5位译码后直接作为latch的输入，可能由于驱动能力不够出现错误， 所以之间可以插入buffer提高驱动能力。 3.6 偏置电路 在模拟电路系统中，许多内部模块的偏置电流与偏置电压都是来源于一个或 多个带隙基准产生器。这些基准电路（即参考电路）在整个芯片上的分布带来了 许多严重的问题。考虑图3.9所示的例子，电流 REF I 由一个带隙参考源提供， M1 ~ Mn 作为许多模块的偏置电流源远离晶体管MREF ，且相互间也离得较远。如 果电流 D1 ~ Dn I I 和 REF I 之间的匹配很重要，就必须考虑沿地线的电压降。实际上， 对于连在同一根地线上的大量电路，电流源和 REF I 之间的系统失配可能大得难以 接受。[5] … … M0 M1 M2 Mn MREF REF I 图3.9 用于电流镜偏置的参考电压分布