高速PCB设计指南 第四篇电磁兼容性和PCB设计约束(缺具体数据) PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所 述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局 (一)、PCB材料的选择 通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输 线。当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者 更小的串扰(见《电子工程专辑》2000年第1期应用指南”) 设计之前,可根据下列条件选择最经济的PCB形式: 对EMC的要求 印制板的密集程度 组装与生产的能力 CAD系统能力 设计成本 PCB的数量 电磁屏蔽的成本 当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB 形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外 壳里加入金属屏蔽盒。 为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技 术。根据输出信号的转换情况,SVCC、SⅤEE及ⅤEE-VCC之间的传输线需要表示出来, 如图1所示。 信号电流由电路输出级的对称性决定。对MOS而言IOL=OH而对TIL而言IOL>IOH 功能/逻辑类型ZOΩ) 电源(典型值)<<10 逻辑 T∏L逻辑 HC(T)逻辑 表1:几种信号路径的传输线阻抗ZO。 逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示。 图1:显示三种特定传输线的(数字)IC之间典型互联图 图2:IC去耦电路。 图3:正确的去耦电路块 表2:去耦电容Cdec.的推荐值。 逻辑电路噪声容限高速 PCB 设计指南 - 10 - 第四篇 电磁兼容性和 PCB 设计约束（缺具体数据） PCB 布线对 PCB 的电磁兼容性影响很大，为了使 PCB 上的电路正常工作，应根据本文所 述的约束条件来优化布线以及元器件/接头和某些 IC 所用去耦电路的布局 （一）、PCB 材料的选择 通过合理选择 PCB 的材料和印刷线路的布线路径，可以做出对其它线路耦合低的传输 线。当传输线导体间的距离 d 小于同其它相邻导体间的距离时，就能做到更低的耦合，或者 更小的串扰（见《电子工程专辑》2000 年第 1 期"应用指南"）。 设计之前，可根据下列条件选择最经济的 PCB 形式： 对 EMC 的要求 ·印制板的密集程度 ·组装与生产的能力 ·CAD 系统能力 ·设计成本 ·PCB 的数量 ·电磁屏蔽的成本 当采用非屏蔽外壳产品结构时，尤其要注意产品的整体成本/元器件封装/管脚样式、PCB 形式、电磁场屏蔽、构造和组装），在许多情况下，选好合适的 PCB 形式可以不必在塑胶外 壳里加入金属屏蔽盒。 为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射，需要用到传输线技 术。根据输出信号的转换情况，S-VCC、S-VEE 及 VEE-VCC 之间的传输线需要表示出来， 如图 1 所示。 信号电流由电路输出级的对称性决定。对 MOS 而言 IOL=IOH,而对 TTL 而言 IOL＞IOH. 功能/逻辑类型 ZO(Ω) 电源（典型值） ＜＜10 ECL 逻辑 50 TTL 逻辑 100 HC(T)逻辑 200 表 1：几种信号路径的传输线阻抗 ZO。 逻辑器件类型和功能上的原因决定了传输线典型特征阻抗 ZO，如表 1 所示。 图 1：显示三种特定传输线的（数字）IC 之间典型互联图 图 2：IC 去耦电路。 图 3：正确的去耦电路块 表 2：去耦电容 Cdec..的推荐值。 逻辑电路噪声容限