(1)了解FPGA设计流程，掌握DL语言基本应用，掌握数字系统基于FPGA的设计 思想与设计方法。 (2)理解数字频率计的工作原理、基于FPGA设计的系统原理组成。 (3)掌握ISE软件、MODELSIM软件的熟练使用。 (4)学习数字频率计基于DL语言的系统及模块设计与仿真。 (5)学习数字频率计基于FPGA的硬件实现与测试。 (6)学习项目论文报告的撰写 实验要求： (1)设计出符合设计要求的解决方案 (2)设计出频率计单元模块电路的电路图与程序并进行仿真测试 (3)设计出满足指标要求的系统电路图与系统程序并进行仿真测试 (4)顶层系统硬件实现 (5)观察硬件实验结果并进行故障分析与处理 (6)项目论文报告撰写 实验任务与指标： (1)被测输入信号：方波。 (2)测试频率范围为：10Hz~1MHz。扩展1MHz~100MHz。 (3)量程分为三档： ①第一档：最小量程档，闸门时间为1S时，最大读数为999.999KHz。 ②第二档：闸门时间为0.1S时，最大读数为9999.99KHz。 ③第三档：闸门时间为0.01S时，最大读数为99999.9Kz。 (4)显示工作方式： ①用六位数码管显示读数 ②采用记忆显示方法，即在一次测试结束时，显示测试结果，此显示值一直保 留到下次测量显示数到来，才进行更新。 ③实现对高位无意义零的消隐。 (5)误差：≤1% 实验项目2：智力抢答器综合设计（60学时) 实验内容： (1)了解FPGA设计流程，掌握HDL语言基本应用，掌握数字系统基于FPGA的设计 思想与设计方法。 (2)理解智力抢答器的工作原理、基于FPGA设计的系统原理组成。 (3)掌握ISE软件、MODELSIM软件的熟练使用。 (4)学习智力抢答器基于DL语言的系统及模块设计与仿真。（1）了解 FPGA 设计流程，掌握 HDL 语言基本应用，掌握数字系统基于 FPGA 的设计 思想与设计方法。 （2）理解数字频率计的工作原理、基于 FPGA 设计的系统原理组成。 （3）掌握 ISE 软件、MODELSIM 软件的熟练使用。 （4）学习数字频率计基于 HDL 语言的系统及模块设计与仿真。 （5）学习数字频率计基于 FPGA 的硬件实现与测试。 （6）学习项目论文报告的撰写 实验要求： （1）设计出符合设计要求的解决方案 （2）设计出频率计单元模块电路的电路图与程序并进行仿真测试 （3）设计出满足指标要求的系统电路图与系统程序并进行仿真测试 （4）顶层系统硬件实现 （5）观察硬件实验结果并进行故障分析与处理 （6）项目论文报告撰写 实验任务与指标： （1）被测输入信号：方波。 （2）测试频率范围为：10Hz～1MHz。扩展 1MHz～100MHz。 （3）量程分为三档： ① 第一档：最小量程档，闸门时间为 1S 时，最大读数为 999.999KHz。 ② 第二档：闸门时间为 0.1S 时，最大读数为 9999.99KHz。 ③ 第三档：闸门时间为 0.01S 时，最大读数为 99999.9KHz。 （4）显示工作方式： ① 用六位数码管显示读数 ② 采用记忆显示方法，即在一次测试结束时，显示测试结果，此显示值一直保 留到下次测量显示数到来，才进行更新。 ③ 实现对高位无意义零的消隐。 （5）误差：≤1% 实验项目 2： 智力抢答器综合设计（60 学时） 实验内容： （1）了解 FPGA 设计流程，掌握 HDL 语言基本应用，掌握数字系统基于 FPGA 的设计 思想与设计方法。 （2）理解智力抢答器的工作原理、基于 FPGA 设计的系统原理组成。 （3）掌握 ISE 软件、MODELSIM 软件的熟练使用。 （4）学习智力抢答器基于 HDL 语言的系统及模块设计与仿真