·1468· 北京科技大学学报 第34卷 计数器的输出信号比输入信号延迟一个时钟周期，且 耗节省约85.8%.同理，由图5(b)可得，在600ns 所设计电路具有正确的逻辑功能，输出波形理想 时间内，绝热九进制异步计数器的能耗为4.031pJ, 图5(a)给出了在相同条件下，三值绝热JKL触 而九进制异步计数器的能耗为16.438pJ,能耗节 发器和三值JKL触发器m的瞬态能耗比较.在 省约75.5%.由此可见，三值绝热JKL触发器和绝 600s时间内，三值绝热JKL触发器的能耗为 热九进制计数器具有良好的能量恢复特性，能耗节 1.503pJ,而三值JKL触发器的能耗为10.613pJ,能 省显著 12 a 200 三值JKL触发器 15 儿进制异步计数器叫 三值绝热JKL触发器 210 绝热九进制异步计数器 》 5 100 200 300 400 500 600 100 200 300400 500600 时间ns 时向ms 图5瞬态能耗比较.(a)三值绝热KL触发器：(b)绝热九进制异步计数器 Fig.5 Transient energy consumption:(a)temary adiabatic JKL flip-lop:(b)adiabatic novenary asynchronous counter triggered flip-flops.J Zhejiang Univ Eng Sci,2009,43 (11): 4结论 1970 (杭国强，应时彦.新型电流型CMOS四值边沿触发器设计 利用电路三要素理论，将绝热电路的能量恢复 浙江大学学报：工学版，2009,43(11)：1970) 原理引入到三值触发器的设计中，提出一种新颖三 [6]Zeng X P,Wang P J.Design of low-swing clock ternary low power 值绝热JKL触发器的设计方案.该方案采用双功率 double edgeriggered flip-flop.East China Unit Sci Technol Nat 时钟，突破传统电路能量由电能向热能不可逆的转 Sc,2010,36(2):279 化方式，利用NMOS管的自举效应和交叉存贮型结 (曾小旁，汪鹏君.时钟低摆幅三值双边沿低功耗触发器的设 构实现对输出节点的能量注入和恢复，有效回收贮 计.华东理工大学学报：自然科学版，2010,36(2)：279) Anuar N,Takahashi Y,Sekine T.Two phase clocked adiabatic 藏在电路节点电容上的电荷，使电路具有极低的功 static CMOS logic and its logic family.J Semicond Technol Sci, 耗.该触发器在具有能量恢复特性的同时，实现了 2010,10(1):1 绝热电路的三值输入和输出，具有三值电路高信息 [ Li J,Liu H,Ye M,et al.An energy recovery D flip-flop for low 密度的优点.在此基础上，应用此触发器设计了绝 power semi-custom ASIC design//Proceedings of the2nd Asia Pa- 热九进制异步计数器.所采用的低功耗设计技术可 cific Conference on Postgraduate Research in Microelectronics and Electronics.Shanghai,2010:33 进一步用来设计更高级的多值绝热时序单元电路， ] Wang P J,Li K P,Mei F N.Design of a DTCTGAL circuit and its 从而推动多值逻辑时序电路的发展. application.J Semicond,2009,30(11):article No.115006 [10]Liu Y.Universal synthesis of bipolar circuits and theory of three 参考文献 essential circuit elements.J Electron Inf Technol,2002,24(4): [1]Phyu M W,Fu K,Goh W L,et al.Power-efficient explicit-pulsed 563 dual-edge triggered sense-amplifier flip-lops.IEEE Trans Very (刘莹.双极型电路通用综合方法与电路三要素理论·电子 Large Scale Integr VLSI Syst,2011,19(1):1 与信息学报，2002,24(4)：563) Zhao X H,Guo JK,Song G H.An improved low-power clockga- [11]Wu X W.Design Principles of Multi-valued Logic Circuits.Hang- ting pulse-riggered JK flip-flop /Proceedings of International zhou:Hangzhou University Press,1994 Conference on Information,Networking and Automation.Kun- (吴训威.多值逻辑电路设计原理.杭州：杭州大学出版社， ming,2010:2489 1994) B]Inaba M,Tanno K,Tamura H,et al.Optimization and verifica- [12]Li K P,Wang P J.Design of ternary adiabatic gated serial data tion of current-mode multiple-valued digit oms arithmetic circuits. comparator.J Zhejiang Univ Sci,2010,37 (4):432 IEICE Trans Inf Syst,2010,E93-(8):2073 (李昆鹏，汪鹏君.三值绝热门控串行数值比较器设计.浙 4]Calabrese F.Celentano G.Embedded multivalued control for ce- 江大学学报：理学版，2010,37(4)：432) ramic manufacturing.IEEE Trans Ind Electron,2011,58 (3): 013]Yan S.Fundamentals of Digital Electronics.Beijing:Higher Ed- 761 ucation Press,2006 5]Hang G Q,Ying Y.Novel current-mode CMOS quaternary edge- (阀石.数字电子技术基础.北京：高等教有出版社，2006)北 京 科 技 大 学 学 报 第 34 卷 计数器的输出信号比输入信号延迟一个时钟周期，且 所设计电路具有正确的逻辑功能，输出波形理想． 图 5( a) 给出了在相同条件下，三值绝热 JKL 触 发器和三值 JKL 触 发 器［11］ 的瞬态能耗比较． 在 600 ns时 间 内，三 值 绝 热 JKL 触发器的能耗为 1. 503 pJ，而三值 JKL 触发器的能耗为 10. 613 pJ，能 耗节省约 85. 8% ． 同理，由图 5( b) 可得，在 600 ns 时间内，绝热九进制异步计数器的能耗为 4. 031 pJ， 而九进制异步计数器［13］的能耗为 16. 438 pJ，能耗节 省约 75. 5% ． 由此可见，三值绝热 JKL 触发器和绝 热九进制计数器具有良好的能量恢复特性，能耗节 省显著． 图 5 瞬态能耗比较． ( a) 三值绝热 JKL 触发器; ( b) 绝热九进制异步计数器 Fig． 5 Transient energy consumption: ( a) ternary adiabatic JKL flip-flop; ( b) adiabatic novenary asynchronous counter 4 结论 利用电路三要素理论，将绝热电路的能量恢复 原理引入到三值触发器的设计中，提出一种新颖三 值绝热 JKL 触发器的设计方案． 该方案采用双功率 时钟，突破传统电路能量由电能向热能不可逆的转 化方式，利用 NMOS 管的自举效应和交叉存贮型结 构实现对输出节点的能量注入和恢复，有效回收贮 藏在电路节点电容上的电荷，使电路具有极低的功 耗． 该触发器在具有能量恢复特性的同时，实现了 绝热电路的三值输入和输出，具有三值电路高信息 密度的优点． 在此基础上，应用此触发器设计了绝 热九进制异步计数器． 所采用的低功耗设计技术可 进一步用来设计更高级的多值绝热时序单元电路， 从而推动多值逻辑时序电路的发展． 参 考 文 献 ［1］ Phyu M W，Fu K，Goh W L，et al． Power-efficient explicit-pulsed dual-edge triggered sense-amplifier flip-flops． IEEE Trans Very Large Scale Integr VLSI Syst，2011，19( 1) : 1 ［2］ Zhao X H，Guo J K，Song G H． An improved low-power clock-ga￾ting pulse-triggered JK flip-flop / / Proceedings of International Conference on Information，Networking and Automation． Kun￾ming，2010: 2489 ［3］ Inaba M，Tanno K，Tamura H，et al． Optimization and verifica￾tion of current-mode multiple-valued digit orns arithmetic circuits． IEICE Trans Inf Syst，2010，E93-D( 8) : 2073 ［4］ Calabrese F，Celentano G． Embedded multivalued control for ce￾ramic manufacturing． IEEE Trans Ind Electron，2011，58 ( 3 ) : 761 ［5］ Hang G Q，Ying S Y． Novel current-mode CMOS quaternary edge￾triggered flip-flops． J Zhejiang Univ Eng Sci，2009，43 ( 11 ) : 1970 ( 杭国强，应时彦． 新型电流型 CMOS 四值边沿触发器设计． 浙江大学学报: 工学版，2009，43( 11) : 1970) ［6］ Zeng X P，Wang P J． Design of low-swing clock ternary low power double edge-triggered flip-flop． J East China Univ Sci Technol Nat Sci，2010，36( 2) : 279 ( 曾小旁，汪鹏君． 时钟低摆幅三值双边沿低功耗触发器的设 计． 华东理工大学学报: 自然科学版，2010，36( 2) : 279) ［7］ Anuar N，Takahashi Y，Sekine T． Two phase clocked adiabatic static CMOS logic and its logic family． J Semicond Technol Sci， 2010，10( 1) : 1 ［8］ Lü J，Liu H，Ye M，et al． An energy recovery D flip-flop for low power semi-custom ASIC design / / Proceedings of the 2nd Asia Pa￾cific Conference on Postgraduate Research in Microelectronics and Electronics． Shanghai，2010: 33 ［9］ Wang P J，Li K P，Mei F N． Design of a DTCTGAL circuit and its application． J Semicond，2009，30( 11) : article No． 115006 ［10］ Liu Y． Universal synthesis of bipolar circuits and theory of three essential circuit elements． J Electron Inf Technol，2002，24( 4) : 563 ( 刘莹． 双极型电路通用综合方法与电路三要素理论． 电子 与信息学报，2002，24( 4) : 563) ［11］ Wu X W． Design Principles of Multi-valued Logic Circuits． Hang￾zhou: Hangzhou University Press，1994 ( 吴训威． 多值逻辑电路设计原理． 杭州: 杭州大学出版社， 1994) ［12］ Li K P，Wang P J． Design of ternary adiabatic gated serial data comparator． J Zhejiang Univ Sci，2010，37( 4) : 432 ( 李昆鹏，汪鹏君． 三值绝热门控串行数值比较器设计． 浙 江大学学报: 理学版，2010，37( 4) : 432) ［13］ Yan S． Fundamentals of Digital Electronics． Beijing: Higher Ed￾ucation Press，2006 ( 阎石． 数字电子技术基础． 北京: 高等教育出版社，2006) ·1468·