三值绝热JKL触发器的设计

D0L:10.13374.issn1001-053x.2012.12.015 第34卷第12期 北京科技大学学。报 Vol.34 No.12 2012年12月 Journal of University of Science and Technology Beijing Dec.2012 三值绝热JKL触发器的设计 汪鹏君四 梅凤娜 宁波大学电路与系统研究所，宁波315211 ☒通信作者，E-mail:wangpengjun(@nbu.cdu.cn 摘要通过对多值逻辑、绝热电路和三值触发器工作原理及结构的研究，提出一种新颖的三值绝热KL触发器的设计方 案.该方案首先以电路三要素理论为指导，推导出三值绝热JKL触发器的元件级函数式，采用不同阙值的MOS管实现相应的 电路结构.然后结合三值绝热文字电路，应用三值绝热JKL触发器进一步设计绝热九进制异步计数器.最后，HSPICE模拟结 果表明，所设计电路具有正确的逻辑功能，与传统三值JKL触发器和九进制异步计数器相比，节省能耗均在75%以上. 关键词触发电路：多值逻辑：设计；能耗 分类号TN79 Design of ternary adiabatic JKL flip-flops WANG Pengjun,MEI Feng-na Institute of Circuits and Systems,Ningbo University,Ningbo 315211,China Corresponding author,E-mail:wangpengjun@nbu.edu.cn ABSTRACT A design scheme of a novel ternary adiabatic JKL flip-flop was presented by research on multi-valued logic,adiabatic circuits,and the structure and working principle of temary flip-flops.In the scheme,firstly,the theory of three essential circuit elements was taken as the guide,the component-evel expressions of the ternary adiabatic JKL flip-flop were derived,and the corresponding circuit structure was realized by adopting MOS transistors with different thresholds.Secondly,an adiabatic novenary asynchronous counter was further designed by applying the ternary adiabatic JKL flip-flop and the ternary adiabatic literal circuit. Finally,HSPICE simulation results verify that the proposed circuits have correct logic function.Compared with a conventional ternary JKL flip-flop and a novenary asynchronous counter,the average energy consumption of the designed circuits is both saved more than 75%. KEY WORDS flip flop circuits:multi-valued logics:design:energy consumption 随着高信息密度集成电路的飞速发展，具有记 6]采用时钟低摆幅技术设计三值双边沿低功耗新 忆功能、能存储数字信息的触发器作为一种时序逻 型触发器，利用时钟信号双边沿跳变敏感抑制冗余 辑电路，是构成现代高性能数字集成电路的重要组 跳变，减小时钟信号的频率和摆幅，从而降低整个触 成部分②.多值逻辑电路具有高信息密度的特点， 发器的系统功耗.但是，由于这些电路中的能量是 对于减少电路系统间的连线、节省芯片面积以及提 由电源到信号节点再到地的方式一次性消耗，其功 高电路空间和时间利用率等具有十分重要的意义， 耗十分巨大，而采用传统CMOS电路降低功耗的方 在一些应用上比二值逻辑电路具有显著的优 法，节省的能耗非常有限，因此急需寻找一种新的降 势.目前针对多值触发器的低功耗已开展研究， 低电路功耗的有效措施. 如文献5]采用电流阈值控制技术设计新型电流型 绝热电路采用交流脉冲电源驱动电路，利用电 CMOS四值边沿触发器，有效利用时钟边沿产生窄 路中的LC振荡回路，使能量以电能和磁能的形式 脉冲实现取样求值，大大降低电路的直流功耗：文献 相互转化，突破传统电路能量转化方式的局限性，有 收稿日期：2011-11-24 基金项目：国家自然科学基金资助项目(61234002：61076032)：浙江省自然科学基金资助项目(Z1111219)

第 34 卷 第 12 期 2012 年 12 月 北京科技大学学报 Journal of University of Science and Technology Beijing Vol． 34 No． 12 Dec． 2012 三值绝热 JKL 触发器的设计 汪鹏君 梅凤娜 宁波大学电路与系统研究所，宁波 315211  通信作者，E-mail: wangpengjun@ nbu． edu． cn 摘 要 通过对多值逻辑、绝热电路和三值触发器工作原理及结构的研究，提出一种新颖的三值绝热 JKL 触发器的设计方 案． 该方案首先以电路三要素理论为指导，推导出三值绝热 JKL 触发器的元件级函数式，采用不同阈值的 MOS 管实现相应的 电路结构． 然后结合三值绝热文字电路，应用三值绝热 JKL 触发器进一步设计绝热九进制异步计数器． 最后，HSPICE 模拟结 果表明，所设计电路具有正确的逻辑功能，与传统三值 JKL 触发器和九进制异步计数器相比，节省能耗均在 75% 以上． 关键词 触发电路; 多值逻辑; 设计; 能耗 分类号 TN79 Design of ternary adiabatic JKL flip-flops WANG Peng-jun ，MEI Feng-na Institute of Circuits and Systems，Ningbo University，Ningbo 315211，China  Corresponding author，E-mail: wangpengjun@ nbu． edu． cn ABSTRACT A design scheme of a novel ternary adiabatic JKL flip-flop was presented by research on multi-valued logic，adiabatic circuits，and the structure and working principle of ternary flip-flops． In the scheme，firstly，the theory of three essential circuit elements was taken as the guide，the component-level expressions of the ternary adiabatic JKL flip-flop were derived，and the corresponding circuit structure was realized by adopting MOS transistors with different thresholds． Secondly，an adiabatic novenary asynchronous counter was further designed by applying the ternary adiabatic JKL flip-flop and the ternary adiabatic literal circuit． Finally，HSPICE simulation results verify that the proposed circuits have correct logic function． Compared with a conventional ternary JKL flip-flop and a novenary asynchronous counter，the average energy consumption of the designed circuits is both saved more than 75% ． KEY WORDS flip flop circuits; multi-valued logics; design; energy consumption 收稿日期: 2011--11--24 基金项目: 国家自然科学基金资助项目( 61234002; 61076032) ; 浙江省自然科学基金资助项目( Z1111219) 随着高信息密度集成电路的飞速发展，具有记 忆功能、能存储数字信息的触发器作为一种时序逻 辑电路，是构成现代高性能数字集成电路的重要组 成部分［1--2］． 多值逻辑电路具有高信息密度的特点， 对于减少电路系统间的连线、节省芯片面积以及提 高电路空间和时间利用率等具有十分重要的意义， 在一些应用上比二值逻辑电路具有显著的优 势［3--4］． 目前针对多值触发器的低功耗已开展研究， 如文献［5］采用电流阈值控制技术设计新型电流型 CMOS 四值边沿触发器，有效利用时钟边沿产生窄 脉冲实现取样求值，大大降低电路的直流功耗; 文献 ［6］采用时钟低摆幅技术设计三值双边沿低功耗新 型触发器，利用时钟信号双边沿跳变敏感抑制冗余 跳变，减小时钟信号的频率和摆幅，从而降低整个触 发器的系统功耗． 但是，由于这些电路中的能量是 由电源到信号节点再到地的方式一次性消耗，其功 耗十分巨大，而采用传统 CMOS 电路降低功耗的方 法，节省的能耗非常有限，因此急需寻找一种新的降 低电路功耗的有效措施． 绝热电路采用交流脉冲电源驱动电路，利用电 路中的 LC 振荡回路，使能量以电能和磁能的形式 相互转化，突破传统电路能量转化方式的局限性，有 DOI:10.13374/j.issn1001-053x.2012.12.015

第12期 汪鹏君等：三值绝热JKL触发器的设计 ·1465· 效回收存储在电路节点的能量，减少因耗能元件电 研究表明，电路对信号的检测是通过输入信号 阻等引起的不可逆的能量损耗，实现能量恢复，从而 与MOS管阈值的比较来确定的.如果设a为输入 大幅度降低电路的功耗).鉴此，本文利用绝热电 信号，t为检测阈值，m为NMOS管的阈值，-m为 路的低功耗设计技术，结合电路三要素理论@，以 PM0S管的阈值，且a∈{0,1,2}，te{0.5,1.5},m∈ 三值逻辑电路为例，提出一种新颖的三值绝热JKL {0.5,1.5},则NMOS管和PMOS管的开关特性分 触发器设计方案.该方案利用自举效应的NMOS 别表示为高阈比较运算和低阈比较运算，表达式 管，完成对电路的能量注入和回收.在此基础上，将 如下. 三值绝热JKL触发器应用到绝热九进制异步计数 高阈比较运算： 器的设计中.最后，用HSPICE模拟验证所设计电 路逻辑功能的正确性和能量恢复特性 a='a= r导通a>t, 截止at. (信号、网络和负载)理论0，提出四值代数理论. 在式(3)中，m=t:在式(4)中，当传输逻辑2 设四值为0、*、1和2，且0<*<1<2，则可对三值 时，2-m=t;当传输逻辑1时，1-m=t. 开关量的表达式定义为 由上述两式可进一步得到如下关系式： 价=*f+6f (1) ['a-a, 式中：f表示开关控制信号，f∈{0,2}；e表示负载. la'=ia. (5) 开关控制信号f的基本形式有两种：f=a·b和 ['(a-b)='a'b, f=a+b,代入式(1)，引伸出开关的串联运算↑和并 (6) '(a+b)='a+'b. 联运算I,即(a·b〉=(a〉↑b),〈a+b〉= a〉‖). r(a-b)‘=d+b, (7) 此外，运算转换定理和网络转换定理是研究多 (a+b)'=a'-b'. 值逻辑电路的必要工具，其定义如下 其中，t=2-t,a和b表示输入信号，a为a的补信 运算转换定理： 号，且有a=2-a. F(a,b,c,…,+,·,2,0）〉= 2三值绝热JKL触发器设计及应用 F(a),(b),(c),…,‖，↑，*，e) 上式体现了布尔运算和开关运算之间的转换 2.1设计 关系 表1给出了三值KL触发器的真值表，其中J、 网络转换定理： K和L为输入信号，Q”为现态，Q+1为次态，d为{0， F(a,,e),…,l,↑，*，e)= 1,2}中的任意值m.利用双功率时钟三值钟控传 Ax5a6c+,2.0+ 输门绝热逻辑(DTCTGAL)电路回的设计思想，设计 三值绝热JKL基本电路.具体操作分为两级：(1)在 e∑F(a,b,c,…,+,·,2,0) 钟控时钟④控制下，利用NMOS管完成对各输入信 上式体现了门级网络和元件级网络之间的转换 号的采样：(2)在功率时钟Φ和④控制下，利用由 关系.其中，i,j∈K,若x,≠x,则FF=0.|表示 采样值构建的NMOS电路模块和CMOS-Hlatch结构 多源信号x的并接运算，ieK={1,2,…,k},定义 完成对输出负载的赋值和能量回收.其中，Φ，和Φ 如下： 的相位相同，且与中相位差180°；但Φ，与Φ、中幅 e)tevi.jek. 值电平不同，分别为Vo2和Vo,代表逻辑1和2. 设J、J、K、K、L、L、Q和Q为三值绝热JKL基 若x:≠x,则ff=0. 本电路的互补输入信号，jxjy、kx、ky、k、y、qqy为 考虑输出接电容负载（ε=Q),于是由网络转换 其采样值，Q+1、Q+1为互补输出信号.根据电路三 定理可得出如下关系式： 要素理论0，结合表1，用卡诺图化简法推导得到 三值绝热JKL基本电路的函数表达式为： 0l0=AE+0A,(2) 输入函数式

第 12 期 汪鹏君等: 三值绝热 JKL 触发器的设计 效回收存储在电路节点的能量，减少因耗能元件电 阻等引起的不可逆的能量损耗，实现能量恢复，从而 大幅度降低电路的功耗［7--9］． 鉴此，本文利用绝热电 路的低功耗设计技术，结合电路三要素理论［10］，以 三值逻辑电路为例，提出一种新颖的三值绝热 JKL 触发器设计方案． 该方案利用自举效应的 NMOS 管，完成对电路的能量注入和回收． 在此基础上，将 三值绝热 JKL 触发器应用到绝热九进制异步计数 器的设计中． 最后，用 HSPICE 模拟验证所设计电 路逻辑功能的正确性和能量恢复特性． 1 电路三要素理论 为了定量研究三值逻辑电路，根据电路三要素 ( 信号、网络和负载) 理论［10］，提出四值代数理论． 设四值为 0、* 、1 和 2，且 0 ＜ * ＜ 1 ＜ 2，则可对三值 开关量的表达式定义为 〈f〉= * f + ε f． ( 1) 式中: f 表示开关控制信号，f #{ 0，2} ; ε 表示负载． 开关控制信号 f 的基本形式有两种: f = a·b 和 f = a + b，代入式( 1) ，引伸出开关的串联运算↑和并 联运 算 ‖，即〈a·b 〉= 〈a 〉↑〈b〉，〈a + b〉= 〈a〉‖〈b〉． 此外，运算转换定理和网络转换定理是研究多 值逻辑电路的必要工具，其定义如下． 运算转换定理: 〈F( a，b，c，…，+ ，·，2，0) 〉= F( 〈a〉，〈b〉，〈c〉，…，‖，↑，* ，ε) ． 上式体现了布尔运算和开关运算之间的转换 关系． 网络转换定理: ┃i∈Kxi Fi ( 〈a〉，〈b〉，〈c〉，…，‖，↑，* ，ε) = ∑i∈K xiFi ( a，b，c，…，+ ，·，2，0) + ε ∑i∈K Fi ( a，b，c，…，+，·，2，0) ． 上式体现了门级网络和元件级网络之间的转换 关系． 其中，$i，j #K，若 xi≠xj ，则 Fi ·Fj = 0． ┃表示 多源信号 xi的并接运算，i #K = { 1，2，…，k} ，定义 如下: ┃i∈Kx〈i fi〉= ∑i∈K xi fi + ε ∑i∈K fi ，$i，j #K， 若 xi≠xj ，则 f·i fj = 0． 考虑输出接电容负载( ε = Q) ，于是由网络转换 定理可得出如下关系式: Q + = ┃i∈Kx〈i Fi〉| ε = Q = ∑i∈K xiFi + Q ∑i∈K Fi ． ( 2) 研究表明，电路对信号的检测是通过输入信号 与 MOS 管阈值的比较来确定的． 如果设 a 为输入 信号，t 为检测阈值，m 为 NMOS 管的阈值，－ m 为 PMOS 管的阈值，且 a #{ 0，1，2} ，t #{ 0. 5，1. 5} ，m # { 0. 5，1. 5} ，则 NMOS 管和 PMOS 管的开关特性分 别表示为高阈比较运算和低阈比较运算［11］，表达式 如下． 高阈比较运算: am H = t a = 导通 a ＞ t， {截止 a ＜ t． ( 3) 低阈比较运算: am L = at = 导通 a ＜ t， {截止 a ＞ t． ( 4) 在式( 3) 中，m = t; 在式( 4) 中，当传输逻辑 2 时，2 － m = t; 当传输逻辑 1 时，1 － m = t． 由上述两式可进一步得到如下关系式: t a = at ， at = { t a． ( 5) t ( a·b) = t at ·b， t ( a + b) = t a + { t b． ( 6) ( a·b) t = at + bt ， ( a + b) t = at ·b { t ． ( 7) 其中，t = 2 － t，a 和 b 表示输入信号，a 为 a 的补信 号，且有 a = 2 － a． 2 三值绝热 JKL 触发器设计及应用 2. 1 设计 表 1 给出了三值 JKL 触发器的真值表，其中 J、 K 和 L 为输入信号，Qn 为现态，Qn + 1 为次态，d 为{ 0， 1，2} 中的任意值［11］． 利用双功率时钟三值钟控传 输门绝热逻辑( DTCTGAL) 电路［9］的设计思想，设计 三值绝热 JKL 基本电路． 具体操作分为两级: ( 1) 在 钟控时钟 Φ 控制下，利用 NMOS 管完成对各输入信 号的采样; ( 2) 在功率时钟 Φ 和 Φ1控制下，利用由 采样值构建的 NMOS 电路模块和 CMOS--latch 结构 完成对输出负载的赋值和能量回收． 其中，Φ1和 Φ 的相位相同，且与 Φ 相位差 180°; 但 Φ1与 Φ、Φ 幅 值电平不同，分别为 VDD /2 和 VDD，代表逻辑 1 和 2． 设 J、J、K、K、L、L、Qn 和 Qn 为三值绝热 JKL 基 本电路的互补输入信号，jx、jy、kx、ky、lx、ly、qx、qy 为 其采样值，Qn + 1 、Qn + 1 为互补输出信号． 根据电路三 要素理论［10］，结合表 1，用卡诺图化简法推导得到 三值绝热 JKL 基本电路的函数表达式为: 输入函数式， ·1465·

·1466· 北京科技大学学报 第34卷 jx=J05Φ+jxa5Φ= 05Q+1来代替0·(Q5…5+05Q…Qk5.15K+ J小5+ε5=⑩)1=本 (8) 15Q.a5LL5).根据DTCTGAL电路特点，采用输 式中J:a.5Φ表示钟控NMOS管完成对输入信号的 出信号的补信号来反馈控制对能量的注入和回收， 采样，jx·o5Φ表示当NMOS管截止时采样值jx利 用中，和Φ分别代替逻辑1和2，则式(16)可表示为 用级间电容保持原采样值.同理可得： Q+1=2.(15Q.15J+05Q.a50.a5K.a5K+ jy=)Φ）1=n (9) 150.15L+0m+1a5)+1·(1.50.a5J05j+ kx=K⑩5)l2=, (10) 050.a50.5K+5Q.5L）+05Q+1= ky=天④)l= (11) .(15qy.1sjx +0.5qx-0.5qy.0.5kx-0.5ky+ K=LΦ5）1=k, (12) 15q5y+Q+ia5)+重，·(（L5qpa5jxa5iy+ ly=zΦ5)l=, (13) 0.5qx-0.5qy.15ky+15qx.15x)+0.50"+.(17) 9平=0便5）1= 式中，第一、二、三、五、六和七项表示用采样值x、 (14) p=0Φ)1=g jy、kx、ky、k、y、q和qy构建NMOS逻辑功能模块， (15) 控制功率时钟Φ和Φ，对输出负载赋值和能量恢 表1三值JKL触发器的真值表 复，第四项表示用输出信号的补信号反馈控制对电 Table 1 Truth table of a ternary JKL flip-flop 路的赋值和能量回收：第八项表示当输出Q+1不跟 L Q Q*1 随时钟更，和重变化时，用其补信号Q+1来消除悬 0 d 0 0 d d 0 1 空.式(17)可进一步表示为 2 d 0 2 Q1=重(qpi5jx站+95gp05kx45ky5+ 2 1 0 d 0 2 1 q5ly+0.5)+重，(qpyh5jx5jy85+ d 1 d 2 qxas.qyakyx)+0.0= d 0 1 w仰H)↑x)‖年)↑)↑xg5) 2 d 0 2 2 ↑ky5)‖g)↑4y始)‖@+5) |,年i)↑5)↑5)‖年5)↑ 输出函数式： 0+1=2.(0a5.15J+050…015.a5KK5+ q仰w5)↑kyi5)ⅡqH）↑x) 1.5Q…L5)+1-(Qm5.a5JJ5+a5Q…Q5.05+ 1。*)0 (18) 15Q.15L)+0(Qm55+a5QQm.5.15K+ 同理可得 150".05LL5)=2(150.15J+ Q1=w年H)↑i)‖q年)↑p5) 0.50".0s0.a5K.a5K+5g.15D)+ kxH5)‖qx站)↑x5〉↑4y5) 1(1.50.05J05j+05Q.050.15K+ IQ+)1o)↑)↑) 15Q.15L)+0·15Qm+1. (16) I年)↑q)↑ky站) 分析表1可知，上式中表达式0·(Q5·5+ ‖年站5)↑站5)1。Q+哈)l=.(19) a5QQm5.15K+5Q.a5LL5)与015Q+1均表示 由式(8)~(19)可以得到三值绝热JKL基本电 当输入信号J=0,Q°=0，或K=2,Q”=1或L=1, 路的电路结构，如图1所示.从图1中可以看出，同 Q”=2时，源信号0通过NMOS管开关传输，故可用 一输入信号设置了两个采样节点，分别连接与输出 (a) 791 (b) hx门1sC Φ中中 jx-L ky-15 kx匚 jx-15 5X3h25卧152 iy ky-y-15 ☐w1kx[ 一 Qj1kxk1上k1g1可尸 15qyl qy ly1 ly kylky jyl jy L 图1三值绝热KL基本电路.(a)结构：(b)符号 Fig.1 Temary adiabatic JKL basic circuit:(a)structure:(b)symbol

北 京 科 技 大 学 学 报 第 34 卷 jx = J·0. 5 Φ + jx·0. 5 Φ = J·Φ0. 5 H + ε·Φ0. 5 H = J 〈Φ0. 5 H 〉| ε = jx ． ( 8) 式中 J·0. 5 Φ 表示钟控 NMOS 管完成对输入信号的 采样，jx·0. 5 Φ表示当 NMOS 管截止时采样值 jx 利 用级间电容保持原采样值． 同理可得: jy = J 〈Φ0. 5 H 〉| ε = jy， ( 9) kx = K 〈Φ0. 5 H 〉| ε = kx， ( 10) ky = K 〈Φ0. 5 H 〉| ε = ky， ( 11) lx = L 〈Φ0. 5 H 〉| ε = lx， ( 12) ly = L 〈Φ0. 5 H 〉| ε = ly， ( 13) qx = Qn〈Φ0. 5 H 〉| ε = qx， ( 14) qy = Qn〈Φ0. 5 H 〉| ε = qy ． ( 15) 表 1 三值 JKL 触发器的真值表 Table 1 Truth table of a ternary JKL flip-flop J K L Qn Qn + 1 0 d d 0 0 1 d d 0 1 2 d d 0 2 d 2 d 1 0 d 0 d 1 1 d 1 d 1 2 d d 1 2 0 d d 2 2 1 d d 0 2 2 图 1 三值绝热 JKL 基本电路． ( a) 结构; ( b) 符号 Fig． 1 Ternary adiabatic JKL basic circuit: ( a) structure; ( b) symbol 输出函数式: Qn + 1 = 2·( Qn0. 5 ·1. 5 J + 0. 5 Qn ·Qn1. 5 ·0. 5 K·K1. 5 + 1. 5 Qn ·L0. 5 ) + 1·( Qn0. 5 ·0. 5 J·J 1. 5 + 0. 5 Qn ·Qn1. 5 ·K0. 5 + 1. 5 Qn ·1. 5 L) + 0·( Qn0. 5 ·J 0. 5 + 0. 5 Qn ·Qn1. 5 ·1. 5 K + 1. 5 Qn ·0. 5 L·L1. 5 ) = 2·( 1. 5 Qn ·1. 5 J + 0. 5 Qn ·0. 5 Qn ·0. 5 K·0. 5 K + 1. 5 Qn ·1. 5 L) + 1·( 1. 5 Qn ·0. 5 J·0. 5 J + 0. 5 Qn ·0. 5 Qn ·1. 5 K + 1. 5 Qn ·1. 5 L) + 0·1. 5 Qn + 1 ． ( 16) 分析表 1 可知，上式中表达式 0·( Qn0. 5 ·J 0. 5 + 0. 5 Qn ·Qn1. 5 ·1. 5 K + 1. 5 Qn ·0. 5 L·L1. 5 ) 与 0·1. 5 Qn + 1 均表示 当输入信号 J = 0，Qn = 0，或 K = 2，Qn = 1 或 L = 1， Qn = 2 时，源信号 0 通过 NMOS 管开关传输，故可用 0·1. 5 Qn + 1 来代替 0·( Qn0. 5 ·J 0. 5 + 0. 5 Qn ·Qn1. 5 ·1. 5 K + 1. 5 Qn ·0. 5 L·L1. 5 ) ． 根据 DTCTGAL 电路特点，采用输 出信号的补信号来反馈控制对能量的注入和回收， 用 Φ1和 Φ 分别代替逻辑 1 和 2，则式( 16) 可表示为 Qn + 1 = 2·( 1. 5 Qn ·1. 5 J + 0. 5 Qn ·0. 5 Qn ·0. 5 K·0. 5 K + 1. 5 Qn ·1. 5 L + Qn + 10. 5 ) + 1·( 1. 5 Qn ·0. 5 J·0. 5 J + 0. 5 Qn ·0. 5 Qn ·1. 5 K + 1. 5 Qn ·1. 5 L) + 0·1. 5 Qn + 1 = Φ·( 1. 5 qy·1. 5 jx + 0. 5 qx·0. 5 qy·0. 5 kx·0. 5 ky + 1. 5 qx·1. 5 ly + Qn + 10. 5 ) + Φ1 ·( 1. 5 qy·0. 5 jx·0. 5 jy + 0. 5 qx·0. 5 qy·1. 5 ky + 1. 5 qx·1. 5 lx) + 0·1. 5 Qn + 1 ． ( 17) 式中，第一、二、三、五、六和七项表示用采样值 jx、 jy、kx、ky、lx、ly、qx 和 qy 构建 NMOS 逻辑功能模块， 控制功率时钟 Φ 和 Φ1 对输出负载赋值和能量恢 复，第四项表示用输出信号的补信号反馈控制对电 路的赋值和能量回收; 第八项表示当输出 Qn + 1 不跟 随时钟 Φ1和 Φ 变化时，用其补信号 Qn + 1 来消除悬 空． 式( 17) 可进一步表示为 Qn + 1 = Φ·( qy 1. 5 H ·jx 1. 5 H + qx 0. 5 H ·qy 0. 5 H ·kx 0. 5 H ·ky 0. 5 H + qx 1. 5 H ·ly 1. 5 H + Qn + 11. 5 L ) + Φ1 ·( qy 1. 5 H ·jx 0. 5 H ·jy 0. 5 H + qx 0. 5 H ·qy 0. 5 H ·ky 1. 5 H + qx 1. 5 H ·lx 1. 5 H ) + 0·Qn + 11. 5 H = Φ〈qy 1. 5 H 〉↑〈jx 1. 5 H 〉‖〈qx 0. 5 H 〉↑〈qy 0. 5 H 〉↑〈kx 0. 5 H 〉 ↑〈ky 0. 5 H 〉‖〈qx 1. 5 H 〉↑〈ly 1. 5 H 〉‖〈Qn + 11. 5 L 〉 ┃Φ1 〈qy 1. 5 H 〉↑〈jx 0. 5 H 〉↑〈jy 0. 5 H 〉‖〈qx 0. 5 H 〉↑ 〈qy 0. 5 H 〉↑〈ky 1. 5 H 〉‖〈qx 1. 5 H 〉↑〈lx 1. 5 H 〉 ┃0 〈Qn + 11. 5 H 〉 ε = Qn + 1 ． ( 18) 同理可得 Qn + 1 = Φ〈qy 1. 5 H 〉↑〈jy 1. 5 H 〉‖〈qx 0. 5 H 〉↑〈qy 0. 5 H 〉 〈kx 1. 5 H 〉‖〈qx 1. 5 H 〉↑〈lx 0. 5 H 〉↑〈ly 0. 5 H 〉 ‖〈Qn + 11. 5 L 〉┃Φ1 〈qy 1. 5 H 〉↑〈jx 0. 5 H 〉↑〈jy 0. 5 H 〉 ‖〈qx 0. 5 H 〉↑〈qy 0. 5 H 〉↑〈ky 1. 5 H 〉 ‖〈qx 1. 5 H 〉↑〈lx 1. 5 H 〉┃0 〈Qn + 11. 5 H 〉 ε = Qn + 1 ． ( 19) 由式( 8) ～ ( 19) 可以得到三值绝热 JKL 基本电 路的电路结构，如图 1 所示． 从图 1 中可以看出，同 一输入信号设置了两个采样节点，分别连接与输出 ·1466·

第12期 汪鹏君等：三值绝热JKL触发器的设计 ·1467· 信号Q1相连的NMOS管栅极和与输出补信号 Q。=2时，通过三值绝热文字电路2x2产生进位信号， O+'相连的NMOS管栅极，以避免亚阈值电流功耗 作为计数器的高位触发器F,的时钟脉冲，使得计 的产生，进一步降低电路功耗 数器的输出Q,的状态值加1：以此类推，当QQ。= 由于所设计的三值绝热JKL基本电路的输出 22时，计数器计满，下一个时钟脉冲到来时，计数器 信号和输入信号不在同一相位，它的延迟时间和 输出Q,Q。自动跳变为00 DTCTGAL缓冲器回的延迟时间相同，均为半个时钟 P 周期，故在三值绝热JKL基本电路的输出端加入一 个DTCTGAL缓冲器，以满足三值绝热JKL触发器 的时序要求.因此，由三值绝热JKL基本电路和 DTCTGAL缓冲器可构成一种新型三值绝热JKL触 图3绝热九进制异步计数器 发器，其电路结构如图2所示.与采用二值门电路 Fig.3 Adiabatic novenary asynchronous counter 构成的三值JKL触发器相比，所设计的三值绝热 JKL触发器电路结构简单，MOS管数量较少，有效减 3计算机模拟与分析 小了电路面积 在采用TSMC0.25 um CMOS工艺器件参数情 (a) 况下，对图2所示的三值绝热KL触发器和图3所 中办匝 本巾中中 示的绝热九进制异步计数器进行HSPICE仿真.其 中，功率时钟Φ（Φ）和Φ，（Φ，）的幅值电压分别为 dD 2.5和1.25V,时钟频率为16.7MHz,负载电容为 图2三值绝热KL触发器.(a）组合图：(b)符号 10fR.三值绝热JKL触发器的模拟波形如图4(a) Fig.2 Temary adiabatic JKL flip-flop:(a)schematic:(b)symbol 所示，其中J、K和L为输入信号，Q为输出信号.分 析图4(a)可以发现，输出信号比输入信号延迟一个 2.2应用 利用三值绝热JKL触发器可以设计绝热九进 时钟周期，符合三值绝热JKL触发器的时序特点 制异步计数器，其电路结构如图3所示，两边为三值 当J=0、K=2、L=2和Q=0时，Q"+1=0:当J=1、 绝热JKL触发器，中间为三值绝热文字电路2x2☒ K=0、L=0和Q"=0时，Q+1=1:当J=0、K=1、 其中，Jo、K。LoJ1、K和L为计数器的输入信号，Qo L=2和Q=1时，Q+1=2::其余可依次分析得 和Q,为计数器的输出信号. 到，其输出结果与表1一致，从而验证了三值绝热 当计数器开始工作时，先令Jo=J1=0,K= JKL触发器逻辑功能的正确性 L0=K,=L1=1,以确保每个触发器的输出端均为逻 绝热九进制异步计数器的模拟波形如图4(b) 辑0：然后令Jo=J1=K=Lo=K,=L,=1,这样每来 所示，其中，Jo、K、LJ1、K和L,为计数器的输入信 一个时钟脉冲Φ，计数器的输出Q。的状态值加1；当 号，Q和Q1为计数器的输出信号.经分析可以发现， 2八八八八八▣ 2.5 0 25 V(J) 2.5 0口口口口口口口口口口 0口口口口 V(Φ) V(K) 2.5 AAAAAAAA V(L) 日25 日2.5 V(J) 2.5m 口口 V(K) V(L) 2心 2.5 OAA☐ 2.5 A 0Q)100200300400500600 00)100 200300400500600 时间/ns 时间ns , 图4模拟波形.(a)三值绝热JKL触发器：(b)绝热九进制异步计数器 Fig.4 Simulation waveforms:(a)ternary adiabatic JKL flip-flop:(b)adiabatic novenary asynchronous counter

第 12 期 汪鹏君等: 三值绝热 JKL 触发器的设计 信号 Qn + 1 相 连 的 NMOS 管栅极和与输出补信号 Qn + 1 相连的 NMOS 管栅极，以避免亚阈值电流功耗 的产生，进一步降低电路功耗． 由于所设计的三值绝热 JKL 基本电路的输出 信号和输入信号不在同一相位，它的延迟时间和 DTCTGAL 缓冲器［9］的延迟时间相同，均为半个时钟 周期，故在三值绝热 JKL 基本电路的输出端加入一 个 DTCTGAL 缓冲器，以满足三值绝热 JKL 触发器 的时序要求． 因此，由三值绝热 JKL 基本电路和 DTCTGAL 缓冲器可构成一种新型三值绝热 JKL 触 发器，其电路结构如图 2 所示． 与采用二值门电路 构成的三值 JKL 触发器相比，所设计的三值绝热 JKL 触发器电路结构简单，MOS 管数量较少，有效减 小了电路面积． 图 2 三值绝热 JKL 触发器． ( a) 组合图; ( b) 符号 Fig． 2 Ternary adiabatic JKL flip-flop: ( a) schematic; ( b) symbol 2. 2 应用 利用三值绝热 JKL 触发器可以设计绝热九进 制异步计数器，其电路结构如图 3 所示，两边为三值 绝热 JKL 触发器，中间为三值绝热文字电路2 x 2［12］． 其中，J0、K0、L0、J1、K1和 L1为计数器的输入信号，Q0 和 Q1为计数器的输出信号． 图 4 模拟波形． ( a) 三值绝热 JKL 触发器; ( b) 绝热九进制异步计数器 Fig． 4 Simulation waveforms: ( a) ternary adiabatic JKL flip-flop; ( b) adiabatic novenary asynchronous counter 当计数器开始工作时，先令 J0 = J1 = 0，K0 = L0 = K1 = L1 = 1，以确保每个触发器的输出端均为逻 辑 0; 然后令 J0 = J1 = K0 = L0 = K1 = L1 = 1，这样每来 一个时钟脉冲 Φ，计数器的输出 Q0的状态值加 1; 当 Q0 = 2 时，通过三值绝热文字电路2 x 2 产生进位信号， 作为计数器的高位触发器 FF1的时钟脉冲，使得计 数器的输出 Q1的状态值加 1; 以此类推，当 Q1Q0 = 22 时，计数器计满，下一个时钟脉冲到来时，计数器 输出 Q1Q0自动跳变为 00． 图 3 绝热九进制异步计数器 Fig． 3 Adiabatic novenary asynchronous counter 3 计算机模拟与分析 在采用 TSMC 0. 25 μm CMOS 工艺器件参数情 况下，对图 2 所示的三值绝热 JKL 触发器和图 3 所 示的绝热九进制异步计数器进行 HSPICE 仿真． 其 中，功率时钟 Φ( Φ) 和 Φ1 ( Φ1 ) 的幅值电压分别为 2. 5 和 1. 25 V，时钟频率为 16. 7 MHz，负载电容为 10 fF． 三值绝热 JKL 触发器的模拟波形如图 4( a) 所示，其中 J、K 和 L 为输入信号，Q 为输出信号． 分 析图 4( a) 可以发现，输出信号比输入信号延迟一个 时钟周期，符合三值绝热 JKL 触发器的时序特点． 当 J = 0、K = 2、L = 2 和 Qn = 0 时，Qn + 1 = 0; 当 J = 1、 K = 0、L = 0 和 Qn = 0 时，Qn + 1 = 1; 当 J = 0、K = 1、 L = 2和 Qn = 1 时，Qn + 1 = 2; …; 其余可依次分析得 到，其输出结果与表 1 一致，从而验证了三值绝热 JKL 触发器逻辑功能的正确性． 绝热九进制异步计数器的模拟波形如图 4( b) 所示，其中，J0、K0、L0、J1、K1和 L1为计数器的输入信 号，Q0和 Q1为计数器的输出信号． 经分析可以发现， ·1467·

·1468· 北京科技大学学报 第34卷 计数器的输出信号比输入信号延迟一个时钟周期，且 耗节省约85.8%.同理，由图5(b)可得，在600ns 所设计电路具有正确的逻辑功能，输出波形理想 时间内，绝热九进制异步计数器的能耗为4.031pJ, 图5(a)给出了在相同条件下，三值绝热JKL触 而九进制异步计数器的能耗为16.438pJ,能耗节 发器和三值JKL触发器m的瞬态能耗比较.在 省约75.5%.由此可见，三值绝热JKL触发器和绝 600s时间内，三值绝热JKL触发器的能耗为 热九进制计数器具有良好的能量恢复特性，能耗节 1.503pJ,而三值JKL触发器的能耗为10.613pJ,能 省显著 12 a 200 三值JKL触发器 15 儿进制异步计数器叫 三值绝热JKL触发器 210 绝热九进制异步计数器 》 5 100 200 300 400 500 600 100 200 300400 500600 时间ns 时向ms 图5瞬态能耗比较.(a)三值绝热KL触发器：(b)绝热九进制异步计数器 Fig.5 Transient energy consumption:(a)temary adiabatic JKL flip-lop:(b)adiabatic novenary asynchronous counter triggered flip-flops.J Zhejiang Univ Eng Sci,2009,43 (11): 4结论 1970 (杭国强，应时彦.新型电流型CMOS四值边沿触发器设计 利用电路三要素理论，将绝热电路的能量恢复 浙江大学学报：工学版，2009,43(11)：1970) 原理引入到三值触发器的设计中，提出一种新颖三 [6]Zeng X P,Wang P J.Design of low-swing clock ternary low power 值绝热JKL触发器的设计方案.该方案采用双功率 double edgeriggered flip-flop.East China Unit Sci Technol Nat 时钟，突破传统电路能量由电能向热能不可逆的转 Sc,2010,36(2):279 化方式，利用NMOS管的自举效应和交叉存贮型结 (曾小旁，汪鹏君.时钟低摆幅三值双边沿低功耗触发器的设 构实现对输出节点的能量注入和恢复，有效回收贮 计.华东理工大学学报：自然科学版，2010,36(2)：279) Anuar N,Takahashi Y,Sekine T.Two phase clocked adiabatic 藏在电路节点电容上的电荷，使电路具有极低的功 static CMOS logic and its logic family.J Semicond Technol Sci, 耗.该触发器在具有能量恢复特性的同时，实现了 2010,10(1):1 绝热电路的三值输入和输出，具有三值电路高信息 [ Li J,Liu H,Ye M,et al.An energy recovery D flip-flop for low 密度的优点.在此基础上，应用此触发器设计了绝 power semi-custom ASIC design//Proceedings of the2nd Asia Pa- 热九进制异步计数器.所采用的低功耗设计技术可 cific Conference on Postgraduate Research in Microelectronics and Electronics.Shanghai,2010:33 进一步用来设计更高级的多值绝热时序单元电路， ] Wang P J,Li K P,Mei F N.Design of a DTCTGAL circuit and its 从而推动多值逻辑时序电路的发展. application.J Semicond,2009,30(11):article No.115006 [10]Liu Y.Universal synthesis of bipolar circuits and theory of three 参考文献 essential circuit elements.J Electron Inf Technol,2002,24(4): [1]Phyu M W,Fu K,Goh W L,et al.Power-efficient explicit-pulsed 563 dual-edge triggered sense-amplifier flip-lops.IEEE Trans Very (刘莹.双极型电路通用综合方法与电路三要素理论·电子 Large Scale Integr VLSI Syst,2011,19(1):1 与信息学报，2002,24(4)：563) Zhao X H,Guo JK,Song G H.An improved low-power clockga- [11]Wu X W.Design Principles of Multi-valued Logic Circuits.Hang- ting pulse-riggered JK flip-flop /Proceedings of International zhou:Hangzhou University Press,1994 Conference on Information,Networking and Automation.Kun- (吴训威.多值逻辑电路设计原理.杭州：杭州大学出版社， ming,2010:2489 1994) B]Inaba M,Tanno K,Tamura H,et al.Optimization and verifica- [12]Li K P,Wang P J.Design of ternary adiabatic gated serial data tion of current-mode multiple-valued digit oms arithmetic circuits. comparator.J Zhejiang Univ Sci,2010,37 (4):432 IEICE Trans Inf Syst,2010,E93-(8):2073 (李昆鹏，汪鹏君.三值绝热门控串行数值比较器设计.浙 4]Calabrese F.Celentano G.Embedded multivalued control for ce- 江大学学报：理学版，2010,37(4)：432) ramic manufacturing.IEEE Trans Ind Electron,2011,58 (3): 013]Yan S.Fundamentals of Digital Electronics.Beijing:Higher Ed- 761 ucation Press,2006 5]Hang G Q,Ying Y.Novel current-mode CMOS quaternary edge- (阀石.数字电子技术基础.北京：高等教有出版社，2006)

北 京 科 技 大 学 学 报 第 34 卷 计数器的输出信号比输入信号延迟一个时钟周期，且 所设计电路具有正确的逻辑功能，输出波形理想． 图 5( a) 给出了在相同条件下，三值绝热 JKL 触 发器和三值 JKL 触 发 器［11］ 的瞬态能耗比较． 在 600 ns时 间 内，三 值 绝 热 JKL 触发器的能耗为 1. 503 pJ，而三值 JKL 触发器的能耗为 10. 613 pJ，能 耗节省约 85. 8% ． 同理，由图 5( b) 可得，在 600 ns 时间内，绝热九进制异步计数器的能耗为 4. 031 pJ， 而九进制异步计数器［13］的能耗为 16. 438 pJ，能耗节 省约 75. 5% ． 由此可见，三值绝热 JKL 触发器和绝 热九进制计数器具有良好的能量恢复特性，能耗节 省显著． 图 5 瞬态能耗比较． ( a) 三值绝热 JKL 触发器; ( b) 绝热九进制异步计数器 Fig． 5 Transient energy consumption: ( a) ternary adiabatic JKL flip-flop; ( b) adiabatic novenary asynchronous counter 4 结论 利用电路三要素理论，将绝热电路的能量恢复 原理引入到三值触发器的设计中，提出一种新颖三 值绝热 JKL 触发器的设计方案． 该方案采用双功率 时钟，突破传统电路能量由电能向热能不可逆的转 化方式，利用 NMOS 管的自举效应和交叉存贮型结 构实现对输出节点的能量注入和恢复，有效回收贮 藏在电路节点电容上的电荷，使电路具有极低的功 耗． 该触发器在具有能量恢复特性的同时，实现了 绝热电路的三值输入和输出，具有三值电路高信息 密度的优点． 在此基础上，应用此触发器设计了绝 热九进制异步计数器． 所采用的低功耗设计技术可 进一步用来设计更高级的多值绝热时序单元电路， 从而推动多值逻辑时序电路的发展． 参 考 文 献 ［1］ Phyu M W，Fu K，Goh W L，et al． Power-efficient explicit-pulsed dual-edge triggered sense-amplifier flip-flops． IEEE Trans Very Large Scale Integr VLSI Syst，2011，19( 1) : 1 ［2］ Zhao X H，Guo J K，Song G H． An improved low-power clock-ga￾ting pulse-triggered JK flip-flop / / Proceedings of International Conference on Information，Networking and Automation． Kun￾ming，2010: 2489 ［3］ Inaba M，Tanno K，Tamura H，et al． Optimization and verifica￾tion of current-mode multiple-valued digit orns arithmetic circuits． IEICE Trans Inf Syst，2010，E93-D( 8) : 2073 ［4］ Calabrese F，Celentano G． Embedded multivalued control for ce￾ramic manufacturing． IEEE Trans Ind Electron，2011，58 ( 3 ) : 761 ［5］ Hang G Q，Ying S Y． Novel current-mode CMOS quaternary edge￾triggered flip-flops． J Zhejiang Univ Eng Sci，2009，43 ( 11 ) : 1970 ( 杭国强，应时彦． 新型电流型 CMOS 四值边沿触发器设计． 浙江大学学报: 工学版，2009，43( 11) : 1970) ［6］ Zeng X P，Wang P J． Design of low-swing clock ternary low power double edge-triggered flip-flop． J East China Univ Sci Technol Nat Sci，2010，36( 2) : 279 ( 曾小旁，汪鹏君． 时钟低摆幅三值双边沿低功耗触发器的设 计． 华东理工大学学报: 自然科学版，2010，36( 2) : 279) ［7］ Anuar N，Takahashi Y，Sekine T． Two phase clocked adiabatic static CMOS logic and its logic family． J Semicond Technol Sci， 2010，10( 1) : 1 ［8］ Lü J，Liu H，Ye M，et al． An energy recovery D flip-flop for low power semi-custom ASIC design / / Proceedings of the 2nd Asia Pa￾cific Conference on Postgraduate Research in Microelectronics and Electronics． Shanghai，2010: 33 ［9］ Wang P J，Li K P，Mei F N． Design of a DTCTGAL circuit and its application． J Semicond，2009，30( 11) : article No． 115006 ［10］ Liu Y． Universal synthesis of bipolar circuits and theory of three essential circuit elements． J Electron Inf Technol，2002，24( 4) : 563 ( 刘莹． 双极型电路通用综合方法与电路三要素理论． 电子 与信息学报，2002，24( 4) : 563) ［11］ Wu X W． Design Principles of Multi-valued Logic Circuits． Hang￾zhou: Hangzhou University Press，1994 ( 吴训威． 多值逻辑电路设计原理． 杭州: 杭州大学出版社， 1994) ［12］ Li K P，Wang P J． Design of ternary adiabatic gated serial data comparator． J Zhejiang Univ Sci，2010，37( 4) : 432 ( 李昆鹏，汪鹏君． 三值绝热门控串行数值比较器设计． 浙 江大学学报: 理学版，2010，37( 4) : 432) ［13］ Yan S． Fundamentals of Digital Electronics． Beijing: Higher Ed￾ucation Press，2006 ( 阎石． 数字电子技术基础． 北京: 高等教育出版社，2006) ·1468·