第12期 汪鹏君等：三值绝热JKL触发器的设计 ·1467· 信号Q1相连的NMOS管栅极和与输出补信号 Q。=2时，通过三值绝热文字电路2x2产生进位信号， O+'相连的NMOS管栅极，以避免亚阈值电流功耗 作为计数器的高位触发器F,的时钟脉冲，使得计 的产生，进一步降低电路功耗 数器的输出Q,的状态值加1：以此类推，当QQ。= 由于所设计的三值绝热JKL基本电路的输出 22时，计数器计满，下一个时钟脉冲到来时，计数器 信号和输入信号不在同一相位，它的延迟时间和 输出Q,Q。自动跳变为00 DTCTGAL缓冲器回的延迟时间相同，均为半个时钟 P 周期，故在三值绝热JKL基本电路的输出端加入一 个DTCTGAL缓冲器，以满足三值绝热JKL触发器 的时序要求.因此，由三值绝热JKL基本电路和 DTCTGAL缓冲器可构成一种新型三值绝热JKL触 图3绝热九进制异步计数器 发器，其电路结构如图2所示.与采用二值门电路 Fig.3 Adiabatic novenary asynchronous counter 构成的三值JKL触发器相比，所设计的三值绝热 JKL触发器电路结构简单，MOS管数量较少，有效减 3计算机模拟与分析 小了电路面积 在采用TSMC0.25 um CMOS工艺器件参数情 (a) 况下，对图2所示的三值绝热KL触发器和图3所 中办匝 本巾中中 示的绝热九进制异步计数器进行HSPICE仿真.其 中，功率时钟Φ（Φ）和Φ，（Φ，）的幅值电压分别为 dD 2.5和1.25V,时钟频率为16.7MHz,负载电容为 图2三值绝热KL触发器.(a）组合图：(b)符号 10fR.三值绝热JKL触发器的模拟波形如图4(a) Fig.2 Temary adiabatic JKL flip-flop:(a)schematic:(b)symbol 所示，其中J、K和L为输入信号，Q为输出信号.分 析图4(a)可以发现，输出信号比输入信号延迟一个 2.2应用 利用三值绝热JKL触发器可以设计绝热九进 时钟周期，符合三值绝热JKL触发器的时序特点 制异步计数器，其电路结构如图3所示，两边为三值 当J=0、K=2、L=2和Q=0时，Q"+1=0:当J=1、 绝热JKL触发器，中间为三值绝热文字电路2x2☒ K=0、L=0和Q"=0时，Q+1=1:当J=0、K=1、 其中，Jo、K。LoJ1、K和L为计数器的输入信号，Qo L=2和Q=1时，Q+1=2::其余可依次分析得 和Q,为计数器的输出信号. 到，其输出结果与表1一致，从而验证了三值绝热 当计数器开始工作时，先令Jo=J1=0,K= JKL触发器逻辑功能的正确性 L0=K,=L1=1,以确保每个触发器的输出端均为逻 绝热九进制异步计数器的模拟波形如图4(b) 辑0：然后令Jo=J1=K=Lo=K,=L,=1,这样每来 所示，其中，Jo、K、LJ1、K和L,为计数器的输入信 一个时钟脉冲Φ，计数器的输出Q。的状态值加1；当 号，Q和Q1为计数器的输出信号.经分析可以发现， 2八八八八八▣ 2.5 0 25 V(J) 2.5 0口口口口口口口口口口 0口口口口 V(Φ) V(K) 2.5 AAAAAAAA V(L) 日25 日2.5 V(J) 2.5m 口口 V(K) V(L) 2心 2.5 OAA☐ 2.5 A 0Q)100200300400500600 00)100 200300400500600 时间/ns 时间ns , 图4模拟波形.(a)三值绝热JKL触发器：(b)绝热九进制异步计数器 Fig.4 Simulation waveforms:(a)ternary adiabatic JKL flip-flop:(b)adiabatic novenary asynchronous counter第 12 期 汪鹏君等: 三值绝热 JKL 触发器的设计 信号 Qn + 1 相 连 的 NMOS 管栅极和与输出补信号 Qn + 1 相连的 NMOS 管栅极，以避免亚阈值电流功耗 的产生，进一步降低电路功耗． 由于所设计的三值绝热 JKL 基本电路的输出 信号和输入信号不在同一相位，它的延迟时间和 DTCTGAL 缓冲器［9］的延迟时间相同，均为半个时钟 周期，故在三值绝热 JKL 基本电路的输出端加入一 个 DTCTGAL 缓冲器，以满足三值绝热 JKL 触发器 的时序要求． 因此，由三值绝热 JKL 基本电路和 DTCTGAL 缓冲器可构成一种新型三值绝热 JKL 触 发器，其电路结构如图 2 所示． 与采用二值门电路 构成的三值 JKL 触发器相比，所设计的三值绝热 JKL 触发器电路结构简单，MOS 管数量较少，有效减 小了电路面积． 图 2 三值绝热 JKL 触发器． ( a) 组合图; ( b) 符号 Fig． 2 Ternary adiabatic JKL flip-flop: ( a) schematic; ( b) symbol 2. 2 应用 利用三值绝热 JKL 触发器可以设计绝热九进 制异步计数器，其电路结构如图 3 所示，两边为三值 绝热 JKL 触发器，中间为三值绝热文字电路2 x 2［12］． 其中，J0、K0、L0、J1、K1和 L1为计数器的输入信号，Q0 和 Q1为计数器的输出信号． 图 4 模拟波形． ( a) 三值绝热 JKL 触发器; ( b) 绝热九进制异步计数器 Fig． 4 Simulation waveforms: ( a) ternary adiabatic JKL flip-flop; ( b) adiabatic novenary asynchronous counter 当计数器开始工作时，先令 J0 = J1 = 0，K0 = L0 = K1 = L1 = 1，以确保每个触发器的输出端均为逻 辑 0; 然后令 J0 = J1 = K0 = L0 = K1 = L1 = 1，这样每来 一个时钟脉冲 Φ，计数器的输出 Q0的状态值加 1; 当 Q0 = 2 时，通过三值绝热文字电路2 x 2 产生进位信号， 作为计数器的高位触发器 FF1的时钟脉冲，使得计 数器的输出 Q1的状态值加 1; 以此类推，当 Q1Q0 = 22 时，计数器计满，下一个时钟脉冲到来时，计数器 输出 Q1Q0自动跳变为 00． 图 3 绝热九进制异步计数器 Fig． 3 Adiabatic novenary asynchronous counter 3 计算机模拟与分析 在采用 TSMC 0. 25 μm CMOS 工艺器件参数情 况下，对图 2 所示的三值绝热 JKL 触发器和图 3 所 示的绝热九进制异步计数器进行 HSPICE 仿真． 其 中，功率时钟 Φ( Φ) 和 Φ1 ( Φ1 ) 的幅值电压分别为 2. 5 和 1. 25 V，时钟频率为 16. 7 MHz，负载电容为 10 fF． 三值绝热 JKL 触发器的模拟波形如图 4( a) 所示，其中 J、K 和 L 为输入信号，Q 为输出信号． 分 析图 4( a) 可以发现，输出信号比输入信号延迟一个 时钟周期，符合三值绝热 JKL 触发器的时序特点． 当 J = 0、K = 2、L = 2 和 Qn = 0 时，Qn + 1 = 0; 当 J = 1、 K = 0、L = 0 和 Qn = 0 时，Qn + 1 = 1; 当 J = 0、K = 1、 L = 2和 Qn = 1 时，Qn + 1 = 2; …; 其余可依次分析得 到，其输出结果与表 1 一致，从而验证了三值绝热 JKL 触发器逻辑功能的正确性． 绝热九进制异步计数器的模拟波形如图 4( b) 所示，其中，J0、K0、L0、J1、K1和 L1为计数器的输入信 号，Q0和 Q1为计数器的输出信号． 经分析可以发现， ·1467·