该电路中,d和clk的任何变化都会导致进程执行:在clk 为1的时间段内,d的变化就会导致q的立即变化; 与Dnip-nop的比较:p679表86 process( clk 'event and clk='l then q<=d end if end process 如果ck没有变化或不等于1,则d的变化不会导致q的变化 在p678680,还列出了 D latch的结构设计、带有异步置 位和复位功能的 D flip-flop的设计 Register寄存器 寄存器通常由多位触发器连接而成,通常可分为锁存寄存 器和移位寄存器两类 例p680表88 16位锁存寄存器设计: 带有时钟使能控制和输出三态控制; library ieee use ieeestd logic 1164.all; entity kregl6 is port( clk, clken, oe,clr: in std logic d in std logic vector(l to 16) q: out std logic vector(I to 16));该电路中，d 和 clk 的任何变化都会导致进程执行；在 clk 为 1 的时间段内，d 的变化就会导致 q 的立即变化； 与 D flip-flop 的比较：p.679 表 8-6 process ( clk ) begin if clk'event and clk='1' then q<=d; end if ; end process ; 如果 clk 没有变化或不等于 1，则 d 的变化不会导致 q 的变化； 在 p.678—680,还列出了 D latch 的结构设计、带有异步置 位和复位功能的 D flip-flop 的设计； Register 寄存器 寄存器通常由多位触发器连接而成，通常可分为锁存寄存 器和移位寄存器两类； 例 p.680 表 8-8 16 位锁存寄存器设计： 带有时钟使能控制和输出三态控制； library ieee; use ieee.std_logic_1164.all; entity kreg16 is port ( clk,clken,oe,clr: in std_logic; d:in std_logic_vector(1 to 16); q: out std_logic_vector(1 to 16));