时序电路的基本单元设计 根据触发控制的不同,时序电路的基本单元主要有锁存 器( Latch)和触发器(fip-fop)两类 Latch锁存器:输出受时钟电平控制,在一段时间内可 受输入变化影响发生而变化;(电平控制) fip-fop触发器:输出只在时钟边沿时刻发生变化,输入 信号变化不能直接导致输出变化;(边沿控制) 目前数字集成电路中采用最多的时序单元器件为 D latch 和 D flip-flo 例p678表8-4 D latch的设计:在满足使能条件时将输入D传递给输出Q; library ieee use ieee std logic 1164 all entity klatch is port( d, clk: in std le g out std logic) end klatch architecture beh of klatch is process(clk, d) if clk='l'then q<=d end it end process end beh时序电路的基本单元设计 根据触发控制的不同，时序电路的基本单元主要有锁存 器（Latch）和触发器（flip-flop）两类； Latch 锁存器：输出受时钟电平控制，在一段时间内可 受输入变化影响发生而变化；（电平控制） flip-flop 触发器：输出只在时钟边沿时刻发生变化，输入 信号变化不能直接导致输出变化；（边沿控制） 目前数字集成电路中采用最多的时序单元器件为 D latch 和 D flip-flop; 例 p.678 表 8-4 D latch 的设计：在满足使能条件时将输入 D 传递给输出 Q； library ieee; use ieee.std_logic_1164.all; entity kdlatch is port ( d,clk: in std_logic; q: out std_logic); end kdlatch; architecture beh of kdlatch is begin process(clk,d) begin if clk='1' then q<=d; end if; end process; end beh;