2器时 112 Synplify与MAX+plu的接口 HDL Analyst Altera 器件工艺库 VHDL 或 Synplify Verilog hdl 综合 设计 约束文件 Synplify Verilog 报 HDL下 VHDL S AHDL设计文件 t1g文件·Ⅷm网表vhm网表 srr df 文件 文/线BDF网表文件,MAX+ plusH tdf Compiler RTL仿真器 图117 Synplify与 Altera接口流程康芯科技 11.2 Synplify与MAX+plusII的接口 图11-7 Synplify 与Altera接口流程 HDL Analyst Synplify 综合 VHDL 或 Verilog HDL Altera 器件工艺库 设计 约束文件 Synplify 报告 文件 Verilog HDL 网表 文件 VHDL 网表 文件 AHDL设计文件 EDIF网表文件 MAX+plusII Compiler .srr .tlg .vm .vhm .edf 或 .tdf RTL仿真器 .sdc