韩金亮等：基于摆幅恢复传输管逻辑的高性能全加器设计 ·1069· (a) XOR (b)XOR CI o-Cout XNOR N2 CI- P2 图6求和电路与进位电路.(a)基于传输门的4TXOR求和电路：(b)基于传输门的进位电路：(c)改进的传输门进位电路 Fig.6 Sum circuit and carry circuit:(a)4T XOR sum circuit based on transmission gate;(b)carry circuit based on transmission gate;(c)improved carry circuit based on transmission gate Cout为1.若输入信号CI为l,则输出信号Sum为l, Cout为1. -Sum 当输入AB=O1时，XOR信号输出为1，XNOR 信号输出为0.若输入CI为0，P7导通将源极输入 P无 SR Sum circuit 信号XOR传输至输出端，输出信号Sum能达到强 region 1'输出.与此同时进位电路中P9和N9组成的传 输门导通将输入信号传输至输出节点Cou经由 Cout Cout 反相器达到输出端，因此输出信号Cout能达到强 0'输出.若输人信号CI为1，N7导通将输入信号 XOR/XNOR circuit Carry circuit XNOR传输至输出端，输出无阈值损失.此时输出 图7SRPL-26T全加器电路 信号Sum为0，Cout为1，同理，当输入AB=l0时， Fig.7 SRPL-26T full adder circuit 若输入CI为0，此时输出信号Sum为1，Cout为0： 求和电路、进位电路.异或同或电路产生同步的 若输入CI为1，此时输出信号Sum为0，Cout为1. XOR和XNOR信号，作为求和电路与进位电路的 SRPL-26T全加器电路具有全摆幅输出和良好的 驱动信号.求和电路采用了由传输门与传输管逻 驱动能力.采用全定制方法在TSMC65nm工艺下 辑组成的4TXOR电路，异或同或电路产生的互 使用Cadence Virtuoso工具绘制SRPL-26T全加器 补信号作为传输门的栅极输入信号.进位电路采 电路的版图，仅采用两层金属线布局，如图8所 用改进的基于传输门的数据选择器，输出节点连 示，版图面积为17.78m2 接反相器，以提高进位输出信号Cout的驱动能力. 4实验结果与分析 当输入AB=O0时，XOR信号输出为0，XNOR 信号输出为1.若输入信号CI为0，P7导通将源极 在TSMC65nm工.艺下，本文使用HSPICE软 输人信号XOR传输至输出端.由于PMOS管传输 件对所设计的电路进行仿真验证.输入信号为 低电平存在阈值损失，输出Sum达不到全摆幅，与 包含所有跳变情况的随机数（其最大工作频率为 此同时P6和N6组成的传输门导通弥补阈值损 1GHz),电源电压为1.2V,延时为输入电压电平 失，因此输出信号Sum能达到强0'输出.进位电 50%到输出电压电平50%的时间，功耗为电路的 路中P8和N8组成的传输门导通将输入信号A传 平均功耗，功耗延时积为电路的平均功耗与最大 输至节点Cout经由反相器达到输出端，因此输出 延时的乘积，输出负载为FO1-FO321咧的反相器 信号Cout能达到强0'输出.若输人CI为1，N7导 在与相关文献比较时，采用相同的测试环境，且均 通将源极输入信号XNOR传输至输出端.由于 将晶体管尺寸调节到最优尺寸，确保比较的准确 NMOS管传输高电平存在阈值损失，输出Sum达 性与公平性 不到全摆幅，与此同时P6和N6组成的传输门导 4.1 XOR/XNOR电路实验结果分析 通弥补阈值损失，因此输出信号Sum能达到强1 在上述实验条件下对异或同或电路进行仿真 输出.此时输出信号Sum为l,Cout为0.同理，当 分析，实验结果如图9所示.图9(a)为摆幅恢复 输入AB=I1时，XOR信号输出为O,XNOR信号输 TT XOR/XNOR电路仿真波形图.对于不同的输入 出为1.若输入信号C为0，则输出信号Sum为0， 和跳变组合，XOR和XNOR信号均能达到全摆幅求和电路、进位电路. 异或/同或电路产生同步的 XOR 和 XNOR 信号，作为求和电路与进位电路的 驱动信号. 求和电路采用了由传输门与传输管逻 辑组成的 4T XOR 电路，异或/同或电路产生的互 补信号作为传输门的栅极输入信号. 进位电路采 用改进的基于传输门的数据选择器，输出节点连 接反相器，以提高进位输出信号 Cout 的驱动能力. A Cout 当输入 AB=00 时 ，XOR 信号输出为 0，XNOR 信号输出为 1. 若输入信号 CI 为 0，P7 导通将源极 输入信号 XOR 传输至输出端. 由于 PMOS 管传输 低电平存在阈值损失，输出 Sum 达不到全摆幅，与 此同时 P6 和 N6 组成的传输门导通弥补阈值损 失，因此输出信号 Sum 能达到强‘0’输出. 进位电 路中 P8 和 N8 组成的传输门导通将输入信号 传 输至节点 经由反相器达到输出端，因此输出 信号 Cout 能达到强‘0’输出. 若输入 CI 为 1，N7 导 通将源极输入信号 XNOR 传输至输出端. 由于 NMOS 管传输高电平存在阈值损失，输出 Sum 达 不到全摆幅，与此同时 P6 和 N6 组成的传输门导 通弥补阈值损失，因此输出信号 Sum 能达到强‘1’ 输出. 此时输出信号 Sum 为 1，Cout 为 0. 同理，当 输入 AB=11 时，XOR 信号输出为 0，XNOR 信号输 出为 1. 若输入信号 CI 为 0，则输出信号 Sum 为 0， Cout 为 1. 若输入信号 CI 为 1，则输出信号 Sum 为 1， Cout 为 1. CI Cout 当输入 AB=01 时 ，XOR 信号输出为 1，XNOR 信号输出为 0. 若输入 CI 为 0，P7 导通将源极输入 信号 XOR 传输至输出端，输出信号 Sum 能达到强 ‘1’输出. 与此同时进位电路中 P9 和 N9 组成的传 输门导通将输入信号 传输至输出节点 经由 反相器达到输出端，因此输出信号 Cout 能达到强 ‘0’输出. 若输入信号 CI 为 1，N7 导通将输入信号 XNOR 传输至输出端，输出无阈值损失. 此时输出 信号 Sum 为 0，Cout 为 1. 同理，当输入 AB=10 时， 若输入 CI 为 0，此时输出信号 Sum 为 1，Cout 为 0； 若输入 CI 为 1，此时输出信号 Sum 为 0，Cout 为 1. SRPL-26T 全加器电路具有全摆幅输出和良好的 驱动能力. 采用全定制方法在 TSMC 65 nm 工艺下 使用 Cadence Virtuoso 工具绘制 SRPL-26T 全加器 电路的版图，仅采用两层金属线布局，如图 8 所 示，版图面积为 17.78 μm2 . 4    实验结果与分析 在 TSMC 65 nm 工艺下，本文使用 HSPICE 软 件对所设计的电路进行仿真验证. 输入信号为 包含所有跳变情况的随机数（其最大工作频率为 1 GHz），电源电压为 1.2 V，延时为输入电压电平 50% 到输出电压电平 50% 的时间，功耗为电路的 平均功耗，功耗延时积为电路的平均功耗与最大 延时的乘积，输出负载为 FO1-FO32[19] 的反相器. 在与相关文献比较时，采用相同的测试环境，且均 将晶体管尺寸调节到最优尺寸，确保比较的准确 性与公平性. 4.1    XOR/XNOR 电路实验结果分析 在上述实验条件下对异或/同或电路进行仿真 分析，实验结果如图 9 所示. 图 9（a）为摆幅恢复 7T XOR/XNOR 电路仿真波形图. 对于不同的输入 和跳变组合，XOR 和 XNOR 信号均能达到全摆幅 XOR CI XNOR A Cout (c) XOR CI XNOR A Cout XOR (b) CI XNOR Sum P1 N1 P2 N2 (a) 图 6    求和电路与进位电路. （a）基于传输门的 4T XOR 求和电路；（b）基于传输门的进位电路；（c）改进的传输门进位电路 Fig.6    Sum circuit and carry circuit: (a) 4T XOR sum circuit based on transmission gate; (b) carry circuit based on transmission gate; (c) improved carry circuit based on transmission gate P1 P2 P3 B A A A B B B A A B CI A CI Sum XOR/XNOR circuit Sum circuit Carry circuit SR region P4 P5 N1 N2 N3 N4 N5 P6 P7 N6 N7 P8 P9 N8 N9 Cout Cout 图 7    SRPL-26T 全加器电路 Fig.7    SRPL-26T full adder circuit 韩金亮等： 基于摆幅恢复传输管逻辑的高性能全加器设计 · 1069 ·