·1068 工程科学学报，第42卷，第8期 的PMOS管弥补XNOR信号的阈值损失，并将输 管作为强I'补充使输出XNOR达到全摆幅 入信号A连接到P3的扩散区.所设计的异或同 3 或电路包括三个区域：传输管逻辑区域、静态CMOS 摆幅恢复SRPL-26T全加器电路设计 区域和摆幅恢复区域.N4、N5、P4、P5构成快速 3.1SRPL-26T全加器结构框图 传输管电路，P1和P2为上拉网络，N1和N2为下 在全加器中，A和B为加数，CI为进位输入，Sum 拉网络，P3和N3为阈值补偿晶体管组成摆幅恢 为和，Cout为进位输出.通过对全加器逻辑表达式 复电路 的推导，可以获得表达式(6)和(7) 当输人AB=O0时，P1、P2串联上拉网络使得 Sum=A⊕B⊕CI=CIx XNOR+CIx XOR (6) XNOR信号强1'输出.P4、P5管仅能传输电位为 Cout =XNORXCI+AXXOR (7) |VP|的弱0'信号，N3晶体管作强0补充使得 ⊕为异或运算符.由表达式(6)和(7)，可以将 XOR信号强0'输出；当输入AB=01和AB=10时， 全加器分为3个部分：异或同或电路，求和电路， 由N4、N5、P4和P5使得XOR,XNOR信号强1 和强0'输出；当输入AB=11时，N1、N2串联下拉 进位电路.其中异或同或电路可以产生同步的 XOR,XNOR信号，作为求和电路和进位电路的驱 网络使得XOR信号强0'输出.N4、N5管仅能传 动信号，如图5所示 输电位为DD-VN的弱1'信号，P3晶体管作强1 补充使得XNOR信号强1'输出，弥补N4、N5管 传输高电平时的不足 Sum circuit XOR XOR/XNOR 2.2阈值补偿情况分析 XNOR circuit Carry 通过4中的仿真环境对所设计的7TXOR/ ●ot circult XNOR与3TXOR/XNOR电路进行仿真对比分析 阈值补偿情况.图4为在1.2V电压下3TXOR/ 图5全加器结构框图 XNOR电路与TT XOR/XNOR电路输出电平对比 Fig.5 Full adder block diagram 图.如上文分析，对于输入AB=O0,由于PMOS管 传输低电平存在阈值损失，3TXOR电路中输出信 3.2求和电路与进位电路设计 号不能达到全摆幅，输出XOR仅能达到 通过对上述异或同或电路以及全加器结构 |'m|0.36V的弱0'信号，如图4(a)所示.同样， 的分析，列出求和电路与进位电路，如图6所示 对于输入AB=IL,由于NMOS管传输高电平存在 图6(a)为采用传输管逻辑和传输门逻辑的4T 阈值损失，3 T XNOR电路中输出信号不能达到全 XOR20求和电路，异或/同或电路产生的互补输出 摆幅，输出XNOR仅能达到'DD-V0.89V的弱 信号作为传输门的栅极输入.当传输门关断时， 1'信号，如图4(b)所示.对于摆幅恢复7TXOR/ 由P2和N2分别传输强1'和强0'信号，使输出 XNOR电路，当输入AB=O0时，N3管作为强0'补 Sum达到全摆幅：当传输门导通时，由于P2传输 充使输出XOR达到全摆幅；当输入AB=11时，P3 低电平存在阈值损失，N2传输高电平存在阈值损 失，传输门作为强1和强0补充弥补阈值损失， 12 (a) -3T 1.2V 因此输出Sum能达到全摆幅.该电路输出无阈值 04 损失且晶体管数量较少，具有较低的硬件开销 'm0.36V 0.8 图6(b)为使用传输门逻辑实现的进位电路2四，输 0.4 出无阈值损失，但由于输出节点使用传输门，因此 3 Time/ns HONX 025 (b) 不适用于大负载电路.通过式(5)分析，对输入信 0 1.2 号与输出信号同时取反，在输出节点处接反相器 0.31V 同样可得到正确的逻辑功能.图6（©）为改进的具 有一定驱动能力的进位电路，在输出节点处使用 Time/ns Time/ns 反向器以增加驱动能力 图4异或/同或电路输出电平对比.(a)XOR:(b)XNOR 3.3SRPL-26T全加器电路及工作原理 Fig.4 Comparison of XOR/XNOR circuit output levels:(a)XOR;(b) SRPL-26T全加器电路结构如图7所示，由18个 XNOR 晶体管和4个反相器组成，包括异或同或电路、的 PMOS 管弥补 XNOR 信号的阈值损失，并将输 入信号 A 连接到 P3 的扩散区. 所设计的异或/同 或电路包括三个区域：传输管逻辑区域、静态 CMOS 区域和摆幅恢复区域. N4、N5、P4、P5 构成快速 传输管电路，P1 和 P2 为上拉网络，N1 和 N2 为下 拉网络，P3 和 N3 为阈值补偿晶体管组成摆幅恢 复电路. 当输入 AB=00 时 ，P1、P2 串联上拉网络使得 XNOR 信号强‘1’输出. P4、P5 管仅能传输电位为 ∣VTP∣的弱‘0’信号，N3 晶体管作强‘0’补充使得 XOR 信号强‘0’输出；当输入 AB=01 和 AB=10 时 ， 由 N4、N5、P4 和 P5 使得 XOR，XNOR 信号强‘1’ 和强‘0’输出；当输入 AB=11 时，N1、N2 串联下拉 网络使得 XOR 信号强‘0’输出. N4、N5 管仅能传 输电位为 VDD‒VTN 的弱‘1’信号，P3 晶体管作强‘1’ 补充使得 XNOR 信号强‘1’输出，弥补 N4、N5 管 传输高电平时的不足. 2.2    阈值补偿情况分析 通 过 4 中的仿真环境对所设计 的 7T  XOR/ XNOR 与 3T XOR/XNOR 电路进行仿真对比分析 阈值补偿情况. 图 4 为在 1.2 V 电压下 3T XOR/ XNOR 电路与 7T XOR/XNOR 电路输出电平对比 图. 如上文分析，对于输入 AB=00，由于 PMOS 管 传输低电平存在阈值损失，3T XOR 电路中输出信 号 不 能 达 到 全 摆 幅 ， 输 出 XOR 仅 能 达 到 ∣VTP∣≈0.36 V 的弱‘0’信号，如图 4（a）所示. 同样， 对于输入 AB=11，由于 NMOS 管传输高电平存在 阈值损失，3T XNOR 电路中输出信号不能达到全 摆幅，输出 XNOR 仅能达到 VDD‒VTN≈0.89 V 的弱 ‘1’信号，如图 4（b）所示. 对于摆幅恢复 7T XOR/ XNOR 电路，当输入 AB=00 时，N3 管作为强‘0’补 充使输出 XOR 达到全摆幅；当输入 AB=11 时 ，P3 管作为强‘1’补充使输出 XNOR 达到全摆幅. 3    摆幅恢复 SRPL-26T 全加器电路设计 3.1    SRPL-26T 全加器结构框图 在全加器中，A 和 B 为加数，CI 为进位输入，Sum 为和，Cout 为进位输出. 通过对全加器逻辑表达式 的推导，可以获得表达式（6）和（7）. Sum = A⊕ B⊕CI = CI×XNOR+CI×XOR （6） Cout = XNOR×CI+ A×XOR （7） ⊕ 为异或运算符. 由表达式（6）和（7），可以将 全加器分为 3 个部分：异或/同或电路，求和电路， 进位电路. 其中异或/同或电路可以产生同步的 XOR，XNOR 信号，作为求和电路和进位电路的驱 动信号，如图 5 所示. 3.2    求和电路与进位电路设计 通过对上述异或/同或电路以及全加器结构 的分析，列出求和电路与进位电路，如图 6 所示. 图 6（ a）为采用传输管逻辑和传输门逻辑的 4T XOR[20] 求和电路，异或/同或电路产生的互补输出 信号作为传输门的栅极输入. 当传输门关断时， 由 P2 和 N2 分别传输强‘1’和强‘0’信号，使输出 Sum 达到全摆幅；当传输门导通时，由于 P2 传输 低电平存在阈值损失，N2 传输高电平存在阈值损 失，传输门作为强‘1’和强‘0’补充弥补阈值损失， 因此输出 Sum 能达到全摆幅. 该电路输出无阈值 损失且晶体管数量较少，具有较低的硬件开销. 图 6（b）为使用传输门逻辑实现的进位电路[21] ，输 出无阈值损失，但由于输出节点使用传输门，因此 不适用于大负载电路. 通过式（5）分析，对输入信 号与输出信号同时取反，在输出节点处接反相器 同样可得到正确的逻辑功能. 图 6（c）为改进的具 有一定驱动能力的进位电路，在输出节点处使用 反向器以增加驱动能力. 3.3    SRPL-26T 全加器电路及工作原理 SRPL-26T 全加器电路结构如图 7 所示，由 18 个 晶体管和 4 个反相器组成，包括异或/同或电路、 1.2 V Time/ns 1.2 V Time/ns Time/ns 0 2 4 6 8 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 3T (a) (b) 7T 3T 7T 0 0 VTP≈0.36 V VTN≈0.31 V XOR XOR XNOR XNOR XOR XNOR 图 4    异或/同或电路输出电平对比. （a） XOR；（b） XNOR Fig.4    Comparison of XOR/XNOR circuit output levels: (a) XOR; (b) XNOR A B CI Sum Cout XOR XNOR XOR/XNOR circuit Sum circuit Carry circuit 图 5    全加器结构框图 Fig.5    Full adder block diagram · 1068 · 工程科学学报，第 42 卷，第 8 期