基于摆幅恢复传输管逻辑的高性能全加器设计

工程科学学报 Chinese Journal of Engineering 基于摆幅恢复传输管逻辑的高性能全加器设计 韩金亮张跃军温亮张会红 High-performance full adder design based on SRPL HAN Jin-liang.ZHANG Yue-jun,WEN Liang,ZHANG Hui-hong 引用本文： 韩金亮，张跃军，温亮，张会红.基于摆幅恢复传输管逻辑的高性能全加器设计工程科学学报，2020,42(8)：1065-1073. doi10.13374j.issn2095-9389.2019.08.03.001 HAN Jin-liang.ZHANG Yue-jun,WEN Liang.ZHANG Hui-hong.High-performance full adder design based on SRPL[J].Chinese Journal of Engineering,.2020,42(8:1065-1073.doi:10.13374j.issn2095-9389.2019.08.03.001 在线阅读View online::https://doi.org/10.13374.issn2095-9389.2019.08.03.001 您可能感兴趣的其他文章 Articles you may be interested in 无烟煤制备高性能锂离子电池负极材料的研究 High-performance anode materials based on anthracite for lithium-ion battery applications 工程科学学报.2020.42(7)：884 https:/1doi.org10.13374.issn2095-9389.2019.07.11.005 基于安全传输策略的网络化预测控制系统设计 Design of networked predictive control system based on secure transmission strategy 工程科学学报.2017,399y:1403 https:1doi.org10.13374.issn2095-9389.2017.09.014 基于全波形的煤样单轴压缩破坏声电时频特征 Time-frequency characteristics of acoustic-electric signals induced by coal fracture under uniaxial compression based on full- waveform 工程科学学报.2019,41(7)：874htps:loi.org10.13374.issn2095-9389.2019.07.005 高性能锂离子电池负极材料一氧化锰/石墨烯复合材料的合成 Synthesis of MnO/reduced graphene oxide composites as high performance anode materials for Li-ion batteries 工程科学学报.2017,393：407 https::/1oi.org/10.13374.issn2095-9389.2017.03.013 基于拉力带的系列新型SST-LEJ设计与分析 Design and analysis of a series of new SST-LEJ based on tension straps 工程科学学报.2018,40(10)：1267 https:/1oi.org/10.13374j.issn2095-9389.2018.10.015 变压吸附空分用椰壳基炭分子筛的制备 Preparation of coconut shell-based carbon molecular sieves for air separation by pressure swing adsorption 工程科学学报.2017,393：443htps:/1doi.org/10.13374j.issn2095-9389.2017.03.017

基于摆幅恢复传输管逻辑的高性能全加器设计 韩金亮 张跃军 温亮 张会红 High-performance full adder design based on SRPL HAN Jin-liang, ZHANG Yue-jun, WEN Liang, ZHANG Hui-hong 引用本文: 韩金亮, 张跃军, 温亮, 张会红. 基于摆幅恢复传输管逻辑的高性能全加器设计[J]. 工程科学学报, 2020, 42(8): 1065-1073. doi: 10.13374/j.issn2095-9389.2019.08.03.001 HAN Jin-liang, ZHANG Yue-jun, WEN Liang, ZHANG Hui-hong. High-performance full adder design based on SRPL[J]. Chinese Journal of Engineering, 2020, 42(8): 1065-1073. doi: 10.13374/j.issn2095-9389.2019.08.03.001 在线阅读 View online: https://doi.org/10.13374/j.issn2095-9389.2019.08.03.001 您可能感兴趣的其他文章 Articles you may be interested in 无烟煤制备高性能锂离子电池负极材料的研究 High-performance anode materials based on anthracite for lithium-ion battery applications 工程科学学报. 2020, 42(7): 884 https://doi.org/10.13374/j.issn2095-9389.2019.07.11.005 基于安全传输策略的网络化预测控制系统设计 Design of networked predictive control system based on secure transmission strategy 工程科学学报. 2017, 39(9): 1403 https://doi.org/10.13374/j.issn2095-9389.2017.09.014 基于全波形的煤样单轴压缩破坏声电时频特征 Time-frequency characteristics of acoustic-electric signals induced by coal fracture under uniaxial compression based on full￾waveform 工程科学学报. 2019, 41(7): 874 https://doi.org/10.13374/j.issn2095-9389.2019.07.005 高性能锂离子电池负极材料一氧化锰/石墨烯复合材料的合成 Synthesis of MnO/reduced graphene oxide composites as high performance anode materials for Li-ion batteries 工程科学学报. 2017, 39(3): 407 https://doi.org/10.13374/j.issn2095-9389.2017.03.013 基于拉力带的系列新型SST-LEJ设计与分析 Design and analysis of a series of new SST-LEJ based on tension straps 工程科学学报. 2018, 40(10): 1267 https://doi.org/10.13374/j.issn2095-9389.2018.10.015 变压吸附空分用椰壳基炭分子筛的制备 Preparation of coconut shell-based carbon molecular sieves for air separation by pressure swing adsorption 工程科学学报. 2017, 39(3): 443 https://doi.org/10.13374/j.issn2095-9389.2017.03.017

工程科学学报.第42卷，第8期：1065-1073.2020年8月 Chinese Journal of Engineering,Vol.42,No.8:1065-1073,August 2020 https://doi.org/10.13374/j.issn2095-9389.2019.08.03.001;http://cje.ustb.edu.cn 基于摆幅恢复传输管逻辑的高性能全加器设计 韩金亮)，张跃军)四，温亮》，张会红) 1)宁波大学信息科学与工程学院，宁波3152112)中国人民武装警察部队海警学院电子技术系.宁波315211 ☒通信作者，E-mail:zhangyuejun(@nbu.edu.cn 摘要为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问 题.本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑(Swing restored pass transistor logic, SPL)的全加器设计方案.该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传 输管逻辑的设计方法：然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用MOS管补偿阈值损失的方式，实现异 或/同或电路的全摆幅输出：最后，将异或/同或电路融合于全加器结构.结合4TXOR求和电路与改进的传输门进位电路实现 摆幅恢复的高性能全加器.在TSMC65m工艺下，本文采用HSPICE仿真验证所设计的逻辑功能，与文献相比延时降低 10.8%,功耗延时积(Power-delay product,.PDP)减少13.5%以上. 关键词异或同或：摆幅恢复：高性能全加器：阈值损失：全摆幅 分类号TN702 High-performance full adder design based on SRPL HAN Jin-liang,ZHANG Yue-jun,WEN Liang,ZHANG Hui-hong 1)Faculty of Electrical Engineering and Computer Science,Ningbo University,Ningbo 315211,China 2)Department of Electronic Technology,China Coast Guard Academy,Ningbo 315211,China Corresponding author,E-mail:zhangyuejun @nbu.edu.cn ABSTRACT The adder circuit is the core component of the high-performance system-on-chip(SoC).It is also important in image and voice encryption.The full adder circuit is a basic unit with a very high reuse rate among all the units.Therefore,the design of an adder with high energy efficiency is of great significance for the optimization of digital circuit systems.In recent years,numerous researchers have studied the design of advanced adder circuits,which are characterized by high speed and low power consumption.To reduce the hardware overhead,an increasing number of adder circuits utilize the transmission tube logic to reduce the number of transistors. However,this method also brings about several negative effects,such as threshold loss and performance degradation.In this paper,by studying the swing recovery logic and full adder circuit,we proposed a full adder design scheme based on swing restored pass-transistor logic(SRPL).First,the threshold loss mechanism of the circuit was analyzed,and the characteristics of the high-efficiency transmission of high-level and low-level transistors were considered;then the design method of the swing recovery transmission tube logic was developed.We used a symmetric structure to design an XOR/XNOR circuit without delay deviation output.The two-shot MOS tube was used to compensate the threshold loss to realize the full swing output of the XOR/XNOR circuit.Finally,we fused the designed XOR/XNOR circuit to the full adder structure and used the 4T XOR sum circuit and the improved transmission gate carry circuit to implement the high-performance full adder for swing recovery.In the TSMC 65 nm process,the logic function of our method was verified by HSPICE simulation.Compared with the conventional approach,the delay is reduced by 10.8%,and the power-delay product 收稿日期：2019-08-03 基金项目：国家自然科学基金资助项目(61871244,61874078)：浙江省自然科学基金资助项目LY18℉040002)：宁波大学王宽减幸福基金：宁 波大学教学研究资助项目(JYXMXYB201934)片宁波大学研究生科研创新资助基金(2019SRP1335)

基于摆幅恢复传输管逻辑的高性能全加器设计 韩金亮1)，张跃军1) 苣，温    亮2)，张会红1) 1) 宁波大学信息科学与工程学院，宁波 315211    2) 中国人民武装警察部队海警学院电子技术系，宁波 315211 苣通信作者，E-mail: zhangyuejun@nbu.edu.cn 摘    要    为了降低硬件开销，越来越多的加法器电路采用传输管逻辑来减少晶体管数量，同时导致阈值损失、性能降低等问 题. 本文通过对摆幅恢复逻辑与全加器电路的研究，提出一种基于摆幅恢复传输管逻辑（Swing restored pass transistor logic, SRPL）的全加器设计方案. 该方案首先分析电路的阈值损失机理，结合晶体管传输高、低电平的特性，提出一种摆幅恢复传 输管逻辑的设计方法；然后，采用对称结构设计无延时偏差输出的异或/同或电路，利用 MOS 管补偿阈值损失的方式，实现异 或/同或电路的全摆幅输出；最后，将异或/同或电路融合于全加器结构，结合 4T XOR 求和电路与改进的传输门进位电路实现 摆幅恢复的高性能全加器. 在 TSMC 65 nm 工艺下，本文采用 HSPICE 仿真验证所设计的逻辑功能，与文献相比延时降低 10.8%，功耗延时积（Power-delay product, PDP）减少 13.5% 以上. 关键词    异或/同或；摆幅恢复；高性能全加器；阈值损失；全摆幅 分类号    TN702 High-performance full adder design based on SRPL HAN Jin-liang1) ，ZHANG Yue-jun1) 苣 ，WEN Liang2) ，ZHANG Hui-hong1) 1) Faculty of Electrical Engineering and Computer Science, Ningbo University, Ningbo 315211, China 2) Department of Electronic Technology, China Coast Guard Academy, Ningbo 315211, China 苣 Corresponding author, E-mail: zhangyuejun@nbu.edu.cn ABSTRACT    The adder circuit is the core component of the high-performance system-on-chip (SoC). It is also important in image and voice encryption. The full adder circuit is a basic unit with a very high reuse rate among all the units. Therefore, the design of an adder with high energy efficiency is of great significance for the optimization of digital circuit systems. In recent years, numerous researchers have studied the design of advanced adder circuits, which are characterized by high speed and low power consumption. To reduce the hardware  overhead,  an  increasing  number  of  adder  circuits  utilize  the  transmission  tube  logic  to  reduce  the  number  of  transistors. However, this method also brings about several negative effects, such as threshold loss and performance degradation. In this paper, by studying the swing recovery logic and full adder circuit, we proposed a full adder design scheme based on swing restored pass-transistor logic (SRPL). First, the threshold loss mechanism of the circuit was analyzed, and the characteristics of the high-efficiency transmission of  high-level  and  low-level  transistors  were  considered;  then  the  design  method  of  the  swing  recovery  transmission  tube  logic  was developed. We used a symmetric structure to design an XOR/XNOR circuit without delay deviation output. The two-shot MOS tube was used  to  compensate  the  threshold  loss  to  realize  the  full  swing  output  of  the  XOR/XNOR  circuit.  Finally,  we  fused  the  designed XOR/XNOR circuit to the full adder structure and used the 4T XOR sum circuit and the improved transmission gate carry circuit to implement  the  high-performance  full  adder  for  swing  recovery.  In  the  TSMC  65  nm  process,  the  logic  function  of  our  method  was verified by HSPICE simulation. Compared with the conventional approach, the delay is reduced by 10.8%, and the power-delay product 收稿日期: 2019−08−03 基金项目: 国家自然科学基金资助项目 (61871244, 61874078)；浙江省自然科学基金资助项目 LY18F040002)；宁波大学王宽诚幸福基金；宁 波大学教学研究资助项目 (JYXMXYB201934)；宁波大学研究生科研创新资助基金 (2019SRIP1335) 工程科学学报，第 42 卷，第 8 期：1065−1073，2020 年 8 月 Chinese Journal of Engineering, Vol. 42, No. 8: 1065−1073, August 2020 https://doi.org/10.13374/j.issn2095-9389.2019.08.03.001; http://cje.ustb.edu.cn

·1066 工程科学学报，第42卷，第8期 (PDP)is reduced by more than 13.5%.The design method of low delay and full swing output of the SRPL circuit can be further applied to the design of other logic circuits,further promoting the practical process of the SRPL circuit. KEY WORDS XOR/XNOR circuit;swing recovery;high-performance full adder;threshold loss;full swing 高性能的加法器对数字电路系统性能提升具 鉴此，通过对不同逻辑补偿阈值损失的异或/ 有至关重要的作用-)根据输出信号的阈值损失 同或(XOR/XNOR)电路研究，分析3TXOR/XNORI4I 情况，全加器可分为非全摆幅和全摆幅两大类型 电路中存在的阈值损失，本文提出一种无阈值损 非全摆幅全加器包括：静态能量回收全加器(Static 失的摆幅恢复TT XOR/XNOR电路.然后，设计求 energy recovery full adder,.SERF)、lOT、8T等 和与进位电路，使用异或同或电路产生的互补输 此类全加器通过减少电路晶体管数目的方法来提 出作为求和与进位电路的驱动信号.最后，实现具 升电路速度、降低功耗，但是往往会造成电路输出 有摆幅恢复传输管逻辑的高性能全加器 不能达到全摆幅、驱动能力下降.全摆幅全加器 1XOR/XNOR的阈值损失建模与分析 包括：互补CMOS全加器、传输函数全加器 (Transmission function full adder,.TFA)、传输门全 1.13 T XOR/XNOR电路分析 加器(Transmission gate full adder,TGA)、互补式传 异或/同或电路是高性能全加器设计的关键5-1)， 输管逻辑全加器(Complementary pass transistor 设计低硬件开销、无阈值损失的电路具有十分重 logic full adder,CPL)7-互补CMOS全加器具有 要的意义.本文以采用传输管逻辑的3TXOR/XNOR 完整PMOS、NMOS链的优点，门的上下拉网络为 电路为例进行分析，如图l(a)所示.此电路具有较 对偶结构，具有良好的驱动能力和全摆幅输出，但 快的速度，但输出存在阈值损失，且电路中存在直 是互补CMOS全加器需要28个晶体管，晶体管数 流通路.当输入AB=O0时，P1和P2同时导通，输 量较多导致电路面积较大、关键路径较长导致电 出端负载电容C放电，由于PMOS晶体管的栅极 路速度降低.TFA采用两个异或电路和2选1数 与漏极之间存在阈值损失VP,负载电容C只能 据选择器的结构，由16个晶体管组成.因此 下拉至|VP|,输出端XOR为|Vp|的弱0'信 TFA减少晶体管数量和输人电容，具有速度快和 号，如图1(c)所示；当输人AB=O1时，P3和N2同 功耗低的特点，但由于驱动能力弱导致TFA在大 时导通.此时存在P3至N2的直流通路，产生较大 扇出或者级联时性能显著下降.TGA由20个晶体 的直流功耗；当输入AB=10时，P1和NI同时导 管组成，其关键路径包括4个晶体管.由于TGA 通，此时存在PI至NI的直流通路；当输入 单元的输入耦合到输出，因此缺乏驱动能力，在级 AB=11时，N2,N3管晶体管导通，VDD对输出端负 联时需要通过缓冲器改善驱动能力0，CPL采用 载电容CL充电，由于NMOS品体管的栅极与漏极 多个NMOS管的方式实现，其中4个PMOS管形 之间存在阈值损失'，负载电容CL只能上拉至 成上拉网络恢复输出电平，由于使用大量的 'DD-'N,输出端XNOR为Voo-Vw的弱I'信号， NMOS管，CPL具有更快的速度，但内部切换节点 如图1(b)所示 过多，导致电路的动态功耗过大.近几年来，研究 (c) 人员陆续提出各种采用不同器件工艺设计的全加 器，例如量子元胞自动机(Quantum-dot cellular XNOR automata,QCA)全加器，门扩散输入逻辑(Gate diffusion input,GDI)全加器2，超薄体绝缘体上硅 B (b) Ultra-thin-body silicon-on-insulator,UTBSOI) -XOR 器1等.相对于发展成熟的CMOS工艺，新型的 AB=10 器件工艺成本昂贵且处于开发阶段.因此， CMOS工艺仍然是全加器电路应用中的主流工艺 图13TXOR/XNOR电路和传输管传输状态分析.(a)异或/同或电 传统全加器在设计上采用不同的设计风格和传输 路：(b)NMOS高电平传输状态：(c)PMOS低电平传输状态 逻辑来达到全摆幅输出.这些设计各有优缺点，因 Fig.I 3T XOR/XNOR circuit and the transition analysis by pass 此高性能全加器设计应综合考虑输出摆幅、驱动 transistor:(a)XOR/XNOR circuit;(b)logic "1"transition by NMOS;(c) 能力、延时与功耗等 logic"0"transition by PMOS

(PDP) is reduced by more than 13.5%. The design method of low delay and full swing output of the SRPL circuit can be further applied to the design of other logic circuits, further promoting the practical process of the SRPL circuit. KEY WORDS    XOR/XNOR circuit；swing recovery；high-performance full adder；threshold loss；full swing 高性能的加法器对数字电路系统性能提升具 有至关重要的作用[1−3] . 根据输出信号的阈值损失 情况，全加器可分为非全摆幅和全摆幅两大类型. 非全摆幅全加器包括：静态能量回收全加器（Static energy recovery full adder, SERF） [4]、10T[5]、8T[6] 等. 此类全加器通过减少电路晶体管数目的方法来提 升电路速度、降低功耗，但是往往会造成电路输出 不能达到全摆幅、驱动能力下降. 全摆幅全加器 包 括 ： 互 补 CMOS 全 加 器 、 传 输 函 数 全 加 器 （Transmission function full adder, TFA）、传输门全 加器（Transmission gate full adder, TGA）、互补式传 输 管 逻 辑 全 加 器 （ Complementary  pass  transistor logic full adder, CPL） [7−9] . 互补 CMOS 全加器具有 完整 PMOS、NMOS 链的优点，门的上/下拉网络为 对偶结构，具有良好的驱动能力和全摆幅输出. 但 是互补 CMOS 全加器需要 28 个晶体管，晶体管数 量较多导致电路面积较大、关键路径较长导致电 路速度降低. TFA 采用两个异或电路和 2 选 1 数 据选择器的结构 ， 由 16 个晶体管组成 . 因 此 TFA 减少晶体管数量和输入电容，具有速度快和 功耗低的特点，但由于驱动能力弱导致 TFA 在大 扇出或者级联时性能显著下降. TGA 由 20 个晶体 管组成，其关键路径包括 4 个晶体管. 由于 TGA 单元的输入耦合到输出，因此缺乏驱动能力，在级 联时需要通过缓冲器改善驱动能力[10] . CPL 采用 多个 NMOS 管的方式实现，其中 4 个 PMOS 管形 成上拉网络恢复输出电平 . 由于使用大量 的 NMOS 管，CPL 具有更快的速度，但内部切换节点 过多，导致电路的动态功耗过大. 近几年来，研究 人员陆续提出各种采用不同器件工艺设计的全加 器 ， 例 如 量 子 元 胞 自 动 机 （ Quantum-dot  cellular automata, QCA）全加器[11] ，门扩散输入逻辑（Gate diffusion input, GDI）全加器[12] ，超薄体绝缘体上硅 （ Ultra-thin-body  silicon-on-insulator,  UTBSOI）全加 器[13] 等. 相对于发展成熟的 CMOS 工艺，新型的 器 件 工 艺 成 本 昂 贵 且 处 于 开 发 阶 段 . 因 此 ， CMOS 工艺仍然是全加器电路应用中的主流工艺. 传统全加器在设计上采用不同的设计风格和传输 逻辑来达到全摆幅输出. 这些设计各有优缺点，因 此高性能全加器设计应综合考虑输出摆幅、驱动 能力、延时与功耗等. 鉴此，通过对不同逻辑补偿阈值损失的异或/ 同或（XOR/XNOR）电路研究，分析 3T XOR/XNOR[14] 电路中存在的阈值损失，本文提出一种无阈值损 失的摆幅恢复 7T XOR/XNOR 电路. 然后，设计求 和与进位电路，使用异或/同或电路产生的互补输 出作为求和与进位电路的驱动信号. 最后，实现具 有摆幅恢复传输管逻辑的高性能全加器. 1    XOR/XNOR 的阈值损失建模与分析 1.1    3T XOR/XNOR 电路分析 异或/同或电路是高性能全加器设计的关键[15−18] ， 设计低硬件开销、无阈值损失的电路具有十分重 要的意义. 本文以采用传输管逻辑的 3T XOR/XNOR 电路为例进行分析，如图 1（a）所示. 此电路具有较 快的速度，但输出存在阈值损失，且电路中存在直 流通路. 当输入 AB=00 时，P1 和 P2 同时导通，输 出端负载电容 CL 放电，由于 PMOS 晶体管的栅极 与漏极之间存在阈值损失 VTP，负载电容 CL 只能 下拉至∣VTP∣，输出端 XOR 为∣VTP∣的弱‘0’信 号，如图 1（c）所示；当输入 AB=01 时 ，P3 和 N2 同 时导通. 此时存在 P3 至 N2 的直流通路，产生较大 的直流功耗；当输入 AB=10 时 ， P1 和 N1 同时导 通 ， 此 时 存 在 P1 至 N1 的 直 流 通 路 ； 当 输 入 AB=11 时，N2，N3 管晶体管导通，VDD 对输出端负 载电容 CL 充电，由于 NMOS 晶体管的栅极与漏极 之间存在阈值损失 VTN，负载电容 CL 只能上拉至 VDD‒VTN，输出端 XNOR 为 VDD‒VTN 的弱‘1’信号， 如图 1（b）所示. VDD CL CL VOUT=VDD−VTN Vin=VDD VTN Vin=0 VTP (b) (c) N2 N3 P3 P1 P2 N1 A B A B A XNOR XOR AB=10 AB=01 (a) VOUT=|VTP| 图 1    3T XOR/XNOR 电路和传输管传输状态分析. （a）异或/同或电 路；（b）NMOS 高电平传输状态；（c）PMOS 低电平传输状态 Fig.1     3T  XOR/XNOR  circuit  and  the  transition  analysis  by  pass transistor: (a) XOR/XNOR circuit; (b) logic “1” transition by NMOS; (c) logic “0” transition by PMOS · 1066 · 工程科学学报，第 42 卷，第 8 期

韩金亮等：基于摆幅恢复传输管逻辑的高性能全加器设计 ·1067 1.2改进型XOR/XNOR电路建模与分析 当AB从01向11跳变时，由于节点X处的电压 针对3TXOR/XNOR电路存在直流通路的问 为0，不需要电荷传送到节点X.可得TaAB=O1-11 题，采用增加串联NMOS/PMOS管的方法消除电 的表达式， 路中的直流通路，如图2(a)所示.当AB=l1时， T4AB-01-=CaRx (KPI+KP2+KNI)(KNI+KN2) NI和N2同时导通将XOR信号下拉至低电平.当 KNI X KN2 (5) AB=O0时，P3和P4同时导通将XNOR信号上拉至 高电平电路中不存在直流通路，降低了功耗 根据式(4)和(5)得出TaAB=10-山>TaAB=01-1l 同理，当电路工作在同或模式时，两个串联 (a) (b) Cx PMOS管(P3和P4)共享同一个衬底，与输出节点 XOR 相邻的P4管存在体效应，而P3管则没有.因此连 P4 接至P4的输入具有更高的阈值电压和更大的寄 -XNOR N 生电容，导致不同输入端的寄生延时存在差异.靠 -8 近输出节点的输入定义为内层输入，靠近电源线 (c) p 即'DD或者地线的输入定义为外层输入.当内层 -XOR 输入最后翻转时寄生延时最小，因为中间节点 4N1 XNOR X早已通过串联的NMOS管放电.因此，在基于该 B-N2 电路设计摆幅恢复异或同或电路时，应结合摆幅 恢复传输管逻辑来考虑此输入的体效应，确定阈 图2改进型异或/同或电路与RC模型.(a)改进型异或/同或电路： 值补偿晶体管的最优输入信号，减少逻辑门的传 (b)AB=11异或电路RC模型：(C)AB=OO同或电路RC模型 输延时. Fig.2 Improved XOR/XNOR circuit and RC model:(a)improved XOR/XNOR circuit;(b)RC model of XOR circuit for 4B=11;(c)RC 2摆幅恢复7TXOR/XNOR电路设计 model of XNOR circuit for 4B=00 在改进型异或同或电路基础上构建其电阻- 2.17TXOR/XNOR电路工作原理 电容(Resistor--capacitance,RC)模型.当输入AB= 通过对上述阈值损失和电路延时的分析，在 11和AB=O0时，异或电路和同或电路的RC模型 改进型异或同或电路的基础上，利用补偿电路阈 如图2(b)和(c)所示.当电路工作在异或模式时， 值损失的方式，提出具有摆幅恢复的7T XOR/ 两个串联NMOS管(N1和N2)共享同一个衬底，与输 XNOR电路，如图3所示.为了平衡上述Elmore延 出节点相邻的NI管存在体效应.因此连接至N1 时差使电路达到最优性能，在异或电路设计中，输 的输入具有更高的阈值电压和更大的寄生电容， 入信号A连接到内层晶体管N2,采用栅极接A的 导致不同输入端的寄生延时存在差异.分析当输 NMOS管弥补XOR信号的阈值损失，并将输人信 入AB=10向输入AB=11跳变的情形.R为单位NMOS 号B连接到N3的扩散区.同理，在同或电路中将 晶体管的等效电阻，Kpx、Kx为PMOS和NMOS 输入信号B连接到内层晶体管P2,采用栅极接B 管的单位宽度，Ca为晶体管的扩散电容.根据图2(b) 可以得到节点电容CxOR和Cx的表达式， RN1=K R Pull up (1) XNOR Cx=Cax KNI+Cax KN2 (2) CXoR Cd(KP1 +Kp2 +KN1) (3) PTL region iSR region 当AB从10到11跳变时，由于节点X处的电 -XOR 压为bp-'N,结合图2(b)和Naseri与Timarchi 延时公式可得TaAB=10一1的表达式， ull down TdAB=10-11=CXOR X (RNI+RN2)+Cx x RN2 CaRx 2KN1+KP1+KP2)(KN1+KN2) KNI X KN2 图3摆幅恢复7T XOR/XNOR电路 (4) Fig.3 Swing recovery 7T XOR/XNOR circuit

1.2    改进型 XOR/XNOR 电路建模与分析 针对 3T XOR/XNOR 电路存在直流通路的问 题，采用增加串联 NMOS/PMOS 管的方法消除电 路中的直流通路，如图 2（ a）所示. 当 AB=11 时 ， N1 和 N2 同时导通将 XOR 信号下拉至低电平. 当 AB=00 时，P3 和 P4 同时导通将 XNOR 信号上拉至 高电平. 电路中不存在直流通路，降低了功耗. 在改进型异或/同或电路基础上构建其电阻‒ 电容（Resistor‒capacitance, RC）模型. 当输入 AB= 11 和 AB=00 时，异或电路和同或电路的 RC 模型 如图 2（b）和（c）所示. 当电路工作在异或模式时， 两个串联 NMOS 管（N1 和 N2）共享同一个衬底，与输 出节点相邻的 N1 管存在体效应. 因此连接至 N1 的输入具有更高的阈值电压和更大的寄生电容， 导致不同输入端的寄生延时存在差异. 分析当输 入AB=10 向输入AB=11 跳变的情形. R 为单位NMOS 晶体管的等效电阻，KPX、KNX 为 PMOS 和 NMOS 管的单位宽度，Cd 为晶体管的扩散电容. 根据图 2（b） 可以得到节点电容 CXOR 和 CX 的表达式， RN1 = R KN1 RN2 = R KN2 （1） CX = Cd ×KN1 +Cd ×KN2 （2） CXOR = Cd (KP1 +KP2 +KN1) （3） Td,AB=10→11 当 AB 从 10 到 11 跳变时，由于节点 X 处的电 压为 VDD‒VTN，结合图 2（b）和 Naseri 与 Timarchi[19] 延时公式可得 的表达式， Td,AB=10→11 = CXOR ×(RN1 +RN2)+CX ×RN2 = CdR× (2KN1 +KP1 +KP2) (KN1 +KN2) KN1 ×KN2 （4） Td,AB=01→11 当 AB 从 01 向 11 跳变时，由于节点 X 处的电压 为 0，不需要电荷传送到节点 X. 可得 的表达式， Td,AB=01→11 = CdR× (KP1 +KP2 +KN1) (KN1 +KN2) KN1 ×KN2 （5） 根据式（4）和（5）得出 Td,AB=10→11 > Td,AB=01→11. 同 理 ， 当 电 路 工 作 在 同 或 模 式 时 ， 两 个 串 联 PMOS 管 (P3 和 P4) 共享同一个衬底，与输出节点 相邻的 P4 管存在体效应，而 P3 管则没有. 因此连 接至 P4 的输入具有更高的阈值电压和更大的寄 生电容，导致不同输入端的寄生延时存在差异. 靠 近输出节点的输入定义为内层输入，靠近电源线 即 VDD 或者地线的输入定义为外层输入. 当内层 输入最后翻转时寄生延时最小 ，因为中间节点 X 早已通过串联的 NMOS 管放电. 因此，在基于该 电路设计摆幅恢复异或/同或电路时，应结合摆幅 恢复传输管逻辑来考虑此输入的体效应，确定阈 值补偿晶体管的最优输入信号，减少逻辑门的传 输延时. 2    摆幅恢复 7T XOR/XNOR 电路设计 2.1    7T XOR/XNOR 电路工作原理 A B 通过对上述阈值损失和电路延时的分析，在 改进型异或/同或电路的基础上，利用补偿电路阈 值损失的方式 ，提出具有摆幅恢复 的 7T  XOR/ XNOR 电路，如图 3 所示. 为了平衡上述 Elmore 延 时差使电路达到最优性能，在异或电路设计中，输 入信号 A 连接到内层晶体管 N2，采用栅极接 的 NMOS 管弥补 XOR 信号的阈值损失，并将输入信 号 B 连接到 N3 的扩散区. 同理，在同或电路中将 输入信号 B 连接到内层晶体管 P2，采用栅极接 N3 N4 P3 P1 P2 N1 A B A B A XNOR XOR (a) B B P4 N2 B A P1 P2 RN1 RN2 CXOR X XOR CX B A N3 N4 XNOR Y CY RP3 RP4 CXNOR (c) (b) 图 2    改进型异或/同或电路与 RC 模型. （a）改进型异或/同或电路； （b）AB=11 异或电路 RC 模型；（c）AB=00 同或电路 RC 模型 Fig.2     Improved  XOR/XNOR  circuit  and  RC  model:  (a)  improved XOR/XNOR  circuit;  (b)  RC  model  of  XOR  circuit  for AB=11;  (c)  RC model of XNOR circuit for AB=00 XOR XNOR B A A A B B B A A B Pull up Pull down SR region P1 P2 P3 P4 P5 N1 N2 N3 N4 N5 PTL region图 3    摆幅恢复 7T XOR/XNOR 电路 Fig.3    Swing recovery 7T XOR/XNOR circuit 韩金亮等： 基于摆幅恢复传输管逻辑的高性能全加器设计 · 1067 ·

·1068 工程科学学报，第42卷，第8期 的PMOS管弥补XNOR信号的阈值损失，并将输 管作为强I'补充使输出XNOR达到全摆幅 入信号A连接到P3的扩散区.所设计的异或同 3 或电路包括三个区域：传输管逻辑区域、静态CMOS 摆幅恢复SRPL-26T全加器电路设计 区域和摆幅恢复区域.N4、N5、P4、P5构成快速 3.1SRPL-26T全加器结构框图 传输管电路，P1和P2为上拉网络，N1和N2为下 在全加器中，A和B为加数，CI为进位输入，Sum 拉网络，P3和N3为阈值补偿晶体管组成摆幅恢 为和，Cout为进位输出.通过对全加器逻辑表达式 复电路 的推导，可以获得表达式(6)和(7) 当输人AB=O0时，P1、P2串联上拉网络使得 Sum=A⊕B⊕CI=CIx XNOR+CIx XOR (6) XNOR信号强1'输出.P4、P5管仅能传输电位为 Cout =XNORXCI+AXXOR (7) |VP|的弱0'信号，N3晶体管作强0补充使得 ⊕为异或运算符.由表达式(6)和(7)，可以将 XOR信号强0'输出；当输入AB=01和AB=10时， 全加器分为3个部分：异或同或电路，求和电路， 由N4、N5、P4和P5使得XOR,XNOR信号强1 和强0'输出；当输入AB=11时，N1、N2串联下拉 进位电路.其中异或同或电路可以产生同步的 XOR,XNOR信号，作为求和电路和进位电路的驱 网络使得XOR信号强0'输出.N4、N5管仅能传 动信号，如图5所示 输电位为DD-VN的弱1'信号，P3晶体管作强1 补充使得XNOR信号强1'输出，弥补N4、N5管 传输高电平时的不足 Sum circuit XOR XOR/XNOR 2.2阈值补偿情况分析 XNOR circuit Carry 通过4中的仿真环境对所设计的7TXOR/ ●ot circult XNOR与3TXOR/XNOR电路进行仿真对比分析 阈值补偿情况.图4为在1.2V电压下3TXOR/ 图5全加器结构框图 XNOR电路与TT XOR/XNOR电路输出电平对比 Fig.5 Full adder block diagram 图.如上文分析，对于输入AB=O0,由于PMOS管 传输低电平存在阈值损失，3TXOR电路中输出信 3.2求和电路与进位电路设计 号不能达到全摆幅，输出XOR仅能达到 通过对上述异或同或电路以及全加器结构 |'m|0.36V的弱0'信号，如图4(a)所示.同样， 的分析，列出求和电路与进位电路，如图6所示 对于输入AB=IL,由于NMOS管传输高电平存在 图6(a)为采用传输管逻辑和传输门逻辑的4T 阈值损失，3 T XNOR电路中输出信号不能达到全 XOR20求和电路，异或/同或电路产生的互补输出 摆幅，输出XNOR仅能达到'DD-V0.89V的弱 信号作为传输门的栅极输入.当传输门关断时， 1'信号，如图4(b)所示.对于摆幅恢复7TXOR/ 由P2和N2分别传输强1'和强0'信号，使输出 XNOR电路，当输入AB=O0时，N3管作为强0'补 Sum达到全摆幅：当传输门导通时，由于P2传输 充使输出XOR达到全摆幅；当输入AB=11时，P3 低电平存在阈值损失，N2传输高电平存在阈值损 失，传输门作为强1和强0补充弥补阈值损失， 12 (a) -3T 1.2V 因此输出Sum能达到全摆幅.该电路输出无阈值 04 损失且晶体管数量较少，具有较低的硬件开销 'm0.36V 0.8 图6(b)为使用传输门逻辑实现的进位电路2四，输 0.4 出无阈值损失，但由于输出节点使用传输门，因此 3 Time/ns HONX 025 (b) 不适用于大负载电路.通过式(5)分析，对输入信 0 1.2 号与输出信号同时取反，在输出节点处接反相器 0.31V 同样可得到正确的逻辑功能.图6（©）为改进的具 有一定驱动能力的进位电路，在输出节点处使用 Time/ns Time/ns 反向器以增加驱动能力 图4异或/同或电路输出电平对比.(a)XOR:(b)XNOR 3.3SRPL-26T全加器电路及工作原理 Fig.4 Comparison of XOR/XNOR circuit output levels:(a)XOR;(b) SRPL-26T全加器电路结构如图7所示，由18个 XNOR 晶体管和4个反相器组成，包括异或同或电路

的 PMOS 管弥补 XNOR 信号的阈值损失，并将输 入信号 A 连接到 P3 的扩散区. 所设计的异或/同 或电路包括三个区域：传输管逻辑区域、静态 CMOS 区域和摆幅恢复区域. N4、N5、P4、P5 构成快速 传输管电路，P1 和 P2 为上拉网络，N1 和 N2 为下 拉网络，P3 和 N3 为阈值补偿晶体管组成摆幅恢 复电路. 当输入 AB=00 时 ，P1、P2 串联上拉网络使得 XNOR 信号强‘1’输出. P4、P5 管仅能传输电位为 ∣VTP∣的弱‘0’信号，N3 晶体管作强‘0’补充使得 XOR 信号强‘0’输出；当输入 AB=01 和 AB=10 时 ， 由 N4、N5、P4 和 P5 使得 XOR，XNOR 信号强‘1’ 和强‘0’输出；当输入 AB=11 时，N1、N2 串联下拉 网络使得 XOR 信号强‘0’输出. N4、N5 管仅能传 输电位为 VDD‒VTN 的弱‘1’信号，P3 晶体管作强‘1’ 补充使得 XNOR 信号强‘1’输出，弥补 N4、N5 管 传输高电平时的不足. 2.2    阈值补偿情况分析 通 过 4 中的仿真环境对所设计 的 7T  XOR/ XNOR 与 3T XOR/XNOR 电路进行仿真对比分析 阈值补偿情况. 图 4 为在 1.2 V 电压下 3T XOR/ XNOR 电路与 7T XOR/XNOR 电路输出电平对比 图. 如上文分析，对于输入 AB=00，由于 PMOS 管 传输低电平存在阈值损失，3T XOR 电路中输出信 号 不 能 达 到 全 摆 幅 ， 输 出 XOR 仅 能 达 到 ∣VTP∣≈0.36 V 的弱‘0’信号，如图 4（a）所示. 同样， 对于输入 AB=11，由于 NMOS 管传输高电平存在 阈值损失，3T XNOR 电路中输出信号不能达到全 摆幅，输出 XNOR 仅能达到 VDD‒VTN≈0.89 V 的弱 ‘1’信号，如图 4（b）所示. 对于摆幅恢复 7T XOR/ XNOR 电路，当输入 AB=00 时，N3 管作为强‘0’补 充使输出 XOR 达到全摆幅；当输入 AB=11 时 ，P3 管作为强‘1’补充使输出 XNOR 达到全摆幅. 3    摆幅恢复 SRPL-26T 全加器电路设计 3.1    SRPL-26T 全加器结构框图 在全加器中，A 和 B 为加数，CI 为进位输入，Sum 为和，Cout 为进位输出. 通过对全加器逻辑表达式 的推导，可以获得表达式（6）和（7）. Sum = A⊕ B⊕CI = CI×XNOR+CI×XOR （6） Cout = XNOR×CI+ A×XOR （7） ⊕ 为异或运算符. 由表达式（6）和（7），可以将 全加器分为 3 个部分：异或/同或电路，求和电路， 进位电路. 其中异或/同或电路可以产生同步的 XOR，XNOR 信号，作为求和电路和进位电路的驱 动信号，如图 5 所示. 3.2    求和电路与进位电路设计 通过对上述异或/同或电路以及全加器结构 的分析，列出求和电路与进位电路，如图 6 所示. 图 6（ a）为采用传输管逻辑和传输门逻辑的 4T XOR[20] 求和电路，异或/同或电路产生的互补输出 信号作为传输门的栅极输入. 当传输门关断时， 由 P2 和 N2 分别传输强‘1’和强‘0’信号，使输出 Sum 达到全摆幅；当传输门导通时，由于 P2 传输 低电平存在阈值损失，N2 传输高电平存在阈值损 失，传输门作为强‘1’和强‘0’补充弥补阈值损失， 因此输出 Sum 能达到全摆幅. 该电路输出无阈值 损失且晶体管数量较少，具有较低的硬件开销. 图 6（b）为使用传输门逻辑实现的进位电路[21] ，输 出无阈值损失，但由于输出节点使用传输门，因此 不适用于大负载电路. 通过式（5）分析，对输入信 号与输出信号同时取反，在输出节点处接反相器 同样可得到正确的逻辑功能. 图 6（c）为改进的具 有一定驱动能力的进位电路，在输出节点处使用 反向器以增加驱动能力. 3.3    SRPL-26T 全加器电路及工作原理 SRPL-26T 全加器电路结构如图 7 所示，由 18 个 晶体管和 4 个反相器组成，包括异或/同或电路、 1.2 V Time/ns 1.2 V Time/ns Time/ns 0 2 4 6 8 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 3T (a) (b) 7T 3T 7T 0 0 VTP≈0.36 V VTN≈0.31 V XOR XOR XNOR XNOR XOR XNOR 图 4    异或/同或电路输出电平对比. （a） XOR；（b） XNOR Fig.4    Comparison of XOR/XNOR circuit output levels: (a) XOR; (b) XNOR A B CI Sum Cout XOR XNOR XOR/XNOR circuit Sum circuit Carry circuit 图 5    全加器结构框图 Fig.5    Full adder block diagram · 1068 · 工程科学学报，第 42 卷，第 8 期

韩金亮等：基于摆幅恢复传输管逻辑的高性能全加器设计 ·1069· (a) XOR (b)XOR CI o-Cout XNOR N2 CI- P2 图6求和电路与进位电路.(a)基于传输门的4TXOR求和电路：(b)基于传输门的进位电路：(c)改进的传输门进位电路 Fig.6 Sum circuit and carry circuit:(a)4T XOR sum circuit based on transmission gate;(b)carry circuit based on transmission gate;(c)improved carry circuit based on transmission gate Cout为1.若输入信号CI为l,则输出信号Sum为l, Cout为1. -Sum 当输入AB=O1时，XOR信号输出为1，XNOR 信号输出为0.若输入CI为0，P7导通将源极输入 P无 SR Sum circuit 信号XOR传输至输出端，输出信号Sum能达到强 region 1'输出.与此同时进位电路中P9和N9组成的传 输门导通将输入信号传输至输出节点Cou经由 Cout Cout 反相器达到输出端，因此输出信号Cout能达到强 0'输出.若输人信号CI为1，N7导通将输入信号 XOR/XNOR circuit Carry circuit XNOR传输至输出端，输出无阈值损失.此时输出 图7SRPL-26T全加器电路 信号Sum为0，Cout为1，同理，当输入AB=l0时， Fig.7 SRPL-26T full adder circuit 若输入CI为0，此时输出信号Sum为1，Cout为0： 求和电路、进位电路.异或同或电路产生同步的 若输入CI为1，此时输出信号Sum为0，Cout为1. XOR和XNOR信号，作为求和电路与进位电路的 SRPL-26T全加器电路具有全摆幅输出和良好的 驱动信号.求和电路采用了由传输门与传输管逻 驱动能力.采用全定制方法在TSMC65nm工艺下 辑组成的4TXOR电路，异或同或电路产生的互 使用Cadence Virtuoso工具绘制SRPL-26T全加器 补信号作为传输门的栅极输入信号.进位电路采 电路的版图，仅采用两层金属线布局，如图8所 用改进的基于传输门的数据选择器，输出节点连 示，版图面积为17.78m2 接反相器，以提高进位输出信号Cout的驱动能力. 4实验结果与分析 当输入AB=O0时，XOR信号输出为0，XNOR 信号输出为1.若输入信号CI为0，P7导通将源极 在TSMC65nm工.艺下，本文使用HSPICE软 输人信号XOR传输至输出端.由于PMOS管传输 件对所设计的电路进行仿真验证.输入信号为 低电平存在阈值损失，输出Sum达不到全摆幅，与 包含所有跳变情况的随机数（其最大工作频率为 此同时P6和N6组成的传输门导通弥补阈值损 1GHz),电源电压为1.2V,延时为输入电压电平 失，因此输出信号Sum能达到强0'输出.进位电 50%到输出电压电平50%的时间，功耗为电路的 路中P8和N8组成的传输门导通将输入信号A传 平均功耗，功耗延时积为电路的平均功耗与最大 输至节点Cout经由反相器达到输出端，因此输出 延时的乘积，输出负载为FO1-FO321咧的反相器 信号Cout能达到强0'输出.若输人CI为1，N7导 在与相关文献比较时，采用相同的测试环境，且均 通将源极输入信号XNOR传输至输出端.由于 将晶体管尺寸调节到最优尺寸，确保比较的准确 NMOS管传输高电平存在阈值损失，输出Sum达 性与公平性 不到全摆幅，与此同时P6和N6组成的传输门导 4.1 XOR/XNOR电路实验结果分析 通弥补阈值损失，因此输出信号Sum能达到强1 在上述实验条件下对异或同或电路进行仿真 输出.此时输出信号Sum为l,Cout为0.同理，当 分析，实验结果如图9所示.图9(a)为摆幅恢复 输入AB=I1时，XOR信号输出为O,XNOR信号输 TT XOR/XNOR电路仿真波形图.对于不同的输入 出为1.若输入信号C为0，则输出信号Sum为0， 和跳变组合，XOR和XNOR信号均能达到全摆幅

求和电路、进位电路. 异或/同或电路产生同步的 XOR 和 XNOR 信号，作为求和电路与进位电路的 驱动信号. 求和电路采用了由传输门与传输管逻 辑组成的 4T XOR 电路，异或/同或电路产生的互 补信号作为传输门的栅极输入信号. 进位电路采 用改进的基于传输门的数据选择器，输出节点连 接反相器，以提高进位输出信号 Cout 的驱动能力. A Cout 当输入 AB=00 时 ，XOR 信号输出为 0，XNOR 信号输出为 1. 若输入信号 CI 为 0，P7 导通将源极 输入信号 XOR 传输至输出端. 由于 PMOS 管传输 低电平存在阈值损失，输出 Sum 达不到全摆幅，与 此同时 P6 和 N6 组成的传输门导通弥补阈值损 失，因此输出信号 Sum 能达到强‘0’输出. 进位电 路中 P8 和 N8 组成的传输门导通将输入信号 传 输至节点 经由反相器达到输出端，因此输出 信号 Cout 能达到强‘0’输出. 若输入 CI 为 1，N7 导 通将源极输入信号 XNOR 传输至输出端. 由于 NMOS 管传输高电平存在阈值损失，输出 Sum 达 不到全摆幅，与此同时 P6 和 N6 组成的传输门导 通弥补阈值损失，因此输出信号 Sum 能达到强‘1’ 输出. 此时输出信号 Sum 为 1，Cout 为 0. 同理，当 输入 AB=11 时，XOR 信号输出为 0，XNOR 信号输 出为 1. 若输入信号 CI 为 0，则输出信号 Sum 为 0， Cout 为 1. 若输入信号 CI 为 1，则输出信号 Sum 为 1， Cout 为 1. CI Cout 当输入 AB=01 时 ，XOR 信号输出为 1，XNOR 信号输出为 0. 若输入 CI 为 0，P7 导通将源极输入 信号 XOR 传输至输出端，输出信号 Sum 能达到强 ‘1’输出. 与此同时进位电路中 P9 和 N9 组成的传 输门导通将输入信号 传输至输出节点 经由 反相器达到输出端，因此输出信号 Cout 能达到强 ‘0’输出. 若输入信号 CI 为 1，N7 导通将输入信号 XNOR 传输至输出端，输出无阈值损失. 此时输出 信号 Sum 为 0，Cout 为 1. 同理，当输入 AB=10 时， 若输入 CI 为 0，此时输出信号 Sum 为 1，Cout 为 0； 若输入 CI 为 1，此时输出信号 Sum 为 0，Cout 为 1. SRPL-26T 全加器电路具有全摆幅输出和良好的 驱动能力. 采用全定制方法在 TSMC 65 nm 工艺下 使用 Cadence Virtuoso 工具绘制 SRPL-26T 全加器 电路的版图，仅采用两层金属线布局，如图 8 所 示，版图面积为 17.78 μm2 . 4    实验结果与分析 在 TSMC 65 nm 工艺下，本文使用 HSPICE 软 件对所设计的电路进行仿真验证. 输入信号为 包含所有跳变情况的随机数（其最大工作频率为 1 GHz），电源电压为 1.2 V，延时为输入电压电平 50% 到输出电压电平 50% 的时间，功耗为电路的 平均功耗，功耗延时积为电路的平均功耗与最大 延时的乘积，输出负载为 FO1-FO32[19] 的反相器. 在与相关文献比较时，采用相同的测试环境，且均 将晶体管尺寸调节到最优尺寸，确保比较的准确 性与公平性. 4.1    XOR/XNOR 电路实验结果分析 在上述实验条件下对异或/同或电路进行仿真 分析，实验结果如图 9 所示. 图 9（a）为摆幅恢复 7T XOR/XNOR 电路仿真波形图. 对于不同的输入 和跳变组合，XOR 和 XNOR 信号均能达到全摆幅 XOR CI XNOR A Cout (c) XOR CI XNOR A Cout XOR (b) CI XNOR Sum P1 N1 P2 N2 (a) 图 6    求和电路与进位电路. （a）基于传输门的 4T XOR 求和电路；（b）基于传输门的进位电路；（c）改进的传输门进位电路 Fig.6    Sum circuit and carry circuit: (a) 4T XOR sum circuit based on transmission gate; (b) carry circuit based on transmission gate; (c) improved carry circuit based on transmission gate P1 P2 P3 B A A A B B B A A B CI A CI Sum XOR/XNOR circuit Sum circuit Carry circuit SR region P4 P5 N1 N2 N3 N4 N5 P6 P7 N6 N7 P8 P9 N8 N9 Cout Cout 图 7    SRPL-26T 全加器电路 Fig.7    SRPL-26T full adder circuit 韩金亮等： 基于摆幅恢复传输管逻辑的高性能全加器设计 · 1069 ·

.1070 工程科学学报，第42卷，第8期 200 8.80μm 图8SRPL-26T全加器电路全定制版图 Fig.8 SRPL-26T full adder circuit layout 1.2F (a) 1.8 (b) 0.8 0.4 1.6 FO2 1.4 8 0.8 1.2 0.4 莫 0.8 0.4 0 0.6 1.2 04 0.8 0.2 0 3 0 4 8 1216 20 24 [20] [22] [21] [23]Proposed Time/ns Reference 困9摆幅恢复TT XOR/XNOR电路仿真结果.(a)仿真波形图：(b)不同负载下PDP对比 Fig.Swing recovery of7T XOR/XNOR circuit:(a)simulation wavefomm,(b)PDP results under different load conditions 输出.为了更好的评估电路性能，也对比分析了不 延时.延时可减少7.8%~50.6%，PDP可减少23.8% 同负载下异或同或电路的性能.图9(b)为在不同 43.9%. 负载下异或同或电路功耗延时积(Power--delay 4.2全加器电路实验结果分析 product,,PDP)对比.摆幅恢复TT XOR/XNOR电路 为了模拟真实的测试环境和更好的比较全加 有对称的上拉和下拉网络，能提供良好的驱动能力， 器电路性能，对全摆幅全加器在不同电压与不同 当负载在FO1-FO8变化时，能保持最小的PDP.可 负载下进行仿真分析.分别比较了全摆幅全加器 以预测当负载继续加大时，电路仍能保持最小的 在0.7~1.4V供电电压下的功耗、延时和PDP,如 PDP.异或/同或电路在电压为1.2V时的仿真结果 图10(a)、10(b)、10(c)所示.通过对仿真数据分 如表1所示.从仿真结果分析得出，文献[21]采用 析得到，由于CPL采用了大量的NMOS管使其在 的反馈式异或同或电路具有最小的平均功耗，但 速度上有明显优势，但CPL在电压变化范围内具 由于其上拉能力不足导致延时最大.文献20]采 有最大的功耗，导致其PDP最大.14T全加器在电 用的交叉耦合上拉式异或/同或电路由于其内部翻 压低于1V时输出达不到供电电压的50%.随着 转节点过多且存在直流通路导致功耗过大.本文 电压的减少，14T全加器的延时与其它全加器相比 提出的摆幅恢复TT XOR/XNOR电路具有最小的 逐渐增大.本文提出的全加器在电压变化范围内 表1摆幅恢复7TXOR/XNOR电路与相关文献比较结果 Table 1 7T XOR/XNOR circuit and comparison results of related literature Reference Numbers of Transistors Delay/ps Power/uW PDP/aJ ImprovementPDP/ [20 79.38 1.77 140.50 14.3 [2 6 131.21 1.25 164.01 0 [22] 70.21 1.72 120.76 26.4 [23] 四 80.65 1.63 131.46 19.8 Proposed 64.76 1.42 91.96 43.9

输出. 为了更好的评估电路性能，也对比分析了不 同负载下异或/同或电路的性能. 图 9（b）为在不同 负载下异或 /同或电路功耗延时积 （ Power-delay product, PDP）对比. 摆幅恢复 7T XOR/XNOR 电路 有对称的上拉和下拉网络，能提供良好的驱动能力， 当负载在 FO1-FO8 变化时，能保持最小的 PDP. 可 以预测当负载继续加大时，电路仍能保持最小的 PDP. 异或/同或电路在电压为 1.2 V 时的仿真结果 如表 1 所示. 从仿真结果分析得出，文献 [21] 采用 的反馈式异或/同或电路具有最小的平均功耗，但 由于其上拉能力不足导致延时最大. 文献 [20] 采 用的交叉耦合上拉式异或/同或电路由于其内部翻 转节点过多且存在直流通路导致功耗过大. 本文 提出的摆幅恢复 7T XOR/XNOR 电路具有最小的 延时，延时可减少 7.8%～50.6%，PDP 可减少 23.8%～ 43.9%. 4.2    全加器电路实验结果分析 为了模拟真实的测试环境和更好的比较全加 器电路性能，对全摆幅全加器在不同电压与不同 负载下进行仿真分析. 分别比较了全摆幅全加器 在 0.7～1.4 V 供电电压下的功耗、延时和 PDP，如 图 10（a）、10（b）、10（c）所示. 通过对仿真数据分 析得到，由于 CPL 采用了大量的 NMOS 管使其在 速度上有明显优势，但 CPL 在电压变化范围内具 有最大的功耗，导致其 PDP 最大. 14T 全加器在电 压低于 1 V 时输出达不到供电电压的 50%. 随着 电压的减少，14T 全加器的延时与其它全加器相比 逐渐增大. 本文提出的全加器在电压变化范围内 表 1 摆幅恢复 7T XOR/XNOR 电路与相关文献比较结果 Table 1 7T XOR/XNOR circuit and comparison results of related literature Reference Numbers of Transistors Delay/ps Power/μW PDP/aJ ImprovementPDP/% [20] 8 79.38 1.77 140.50 14.3 [21] 6 131.21 1.25 164.01 0 [22] 12 70.21 1.72 120.76 26.4 [23] 10 80.65 1.63 131.46 19.8 Proposed 14 64.76 1.42 91.96 43.9 8.80 μm 2.02 μm Carry circuit Sum circuit XOR/XNOR circuit 图 8    SRPL-26T 全加器电路全定制版图 Fig.8    SRPL-26T full adder circuit layout 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 0.4 0.8 1.2 0 4 8 12 16 20 24 Time/ns A B XOR XNOR Proposed FO1 FO2 FO4 FO8 PDP/aJ Reference (a) 1.8 1.6 1.4 1.2 1.0 0.8 0.6 0.4 0.2 0 [20] [22] [21] [23] (b) 图 9    摆幅恢复 7T XOR/XNOR 电路仿真结果. （a）仿真波形图；（b）不同负载下 PDP 对比 Fig.9    Swing recovery of 7T XOR/XNOR circuit: (a) simulation waveform; (b) PDP results under different load conditions · 1070 · 工程科学学报，第 42 卷，第 8 期

韩金亮等：基于摆幅恢复传输管逻辑的高性能全加器设计 ·1071 800 (a) ◆CMOS -CMOS·TFA 700 (b) DPL 6 *-DPL -◆14T TGA TGA *-CPL +-Hybrid +-Hybrid -Proposed 400 TFA ◆14T *-CPL 3 -Proposed 3 200 100 0 0.70.8 0.9 1.01.1 1.21.31.4 0.7 0.8 0.9 1.01.1 1.21.3 1.4 Vop/V 1000 x(c)CMOS -TFA (d) ☑FO4 出FO8☒FO16▣FO32 900 DPL --14T 6 TGA CPL 800 +-Hybrid Proposed 5 700 600 2 500 400 0.7 0.80.91.01.11.21.3 1.4 CMOS Hybrid Propo Reference 图10不同电压与不同负载下全加器电路仿真结果.()不同电压下全加器电路功耗对比：(b)不同电压下全加器电路延时对比：(c)不同电压下全 加器电路PDP对比：(d)不同负载下全加器电路PDP对比 Fig.10 Simulation results of full adder circuit under different voltages and loads:(a)power results for different voltages;(b)delay results for different voltages,(c)PDP results for different voltages,(d)PDP results under different load conditions 具有最小的延时和PDP.随着电源电压降低，PDP 10T全加器使用了较少的晶体管具有最小的功耗 逐渐趋于平缓，在1.1~1.2V电压下达到最小PDP. 与面积，但输出存在阈值损失达不到全摆幅，在负 图10(d)为在不同负载下全摆幅全加器的PDP对 载较大时延时显著增加，在全摆幅全加器中 比.在FO4-FO32的不同的负载下，SRPL-26T全 14T全加器的面积最小，但其没有良好的驱动能力 加器与其它结构相比具有最小的PDP.随着负载 导致延时较大，在设计时需要仔细优化反馈晶体 逐渐增加，本文提出的全加器的PDP保持最小的 管的尺寸，TGA全加器的晶体管数量较少，但它 增幅. 的面积只比CMOS略小，因为TGA需要更大的晶 全加器电路在1.2V电压，负载为FO4时的仿 体管尺寸以实现最小PDP.CPL使用了最多的晶 真结果如表2所示.与其他电路相比，SERF和 体管，功耗最大，其不规则的排列导致布局的复杂 表2全加器电路与相关文献比较结果 Table 2 Full adder circuit and related literature comparison results Full Adder Numbers of Transistors Area/17.78m2) Threshold loss Delay/ps Power/pμW PDP/aJ Improvement PDP/ SERFH 10 0.80 YES 188.23 3.68 692.69 11.5 10T9 10 0.77 YES 173.62 3.24 562.53 28.1 CMOSI 28 1.66 NO 154.01 4.24 653.00 16.6 TGAD 20 1.64 NO 120.60 4.57 551.14 29.6 TFADT 16 1.23 NO 117.33 4.48 525.64 32.8 14T2 14 1.00 NO 194.75 4.02 782.90 0 DPL四 28 2.09 NO 125.81 4.61 580.00 25.9 CPLEA 32 2.68 NO 112.52 5.85 658.24 16.0 Hybrid 16 1.47 NO 116.35 4.65 541.03 30.9 Proposed 26 1.73 NO 100.40 4.53 454.81 41.9

具有最小的延时和 PDP. 随着电源电压降低，PDP 逐渐趋于平缓，在 1.1～1.2 V 电压下达到最小 PDP. 图 10（d）为在不同负载下全摆幅全加器的 PDP 对 比. 在 FO4-FO32 的不同的负载下 ， SRPL-26T 全 加器与其它结构相比具有最小的 PDP. 随着负载 逐渐增加，本文提出的全加器的 PDP 保持最小的 增幅. 全加器电路在 1.2 V 电压，负载为 FO4 时的仿 真结果如表 2 所示. 与其他电路相比 ， SERF 和 10T 全加器使用了较少的晶体管具有最小的功耗 与面积，但输出存在阈值损失达不到全摆幅，在负 载较大时延时显著增加 . 在全摆幅全加器 中 14T 全加器的面积最小，但其没有良好的驱动能力 导致延时较大，在设计时需要仔细优化反馈晶体 管的尺寸. TGA 全加器的晶体管数量较少，但它 的面积只比 CMOS 略小，因为 TGA 需要更大的晶 体管尺寸以实现最小 PDP. CPL 使用了最多的晶 体管，功耗最大，其不规则的排列导致布局的复杂 表 2 全加器电路与相关文献比较结果 Table 2 Full adder circuit and related literature comparison results Full Adder Numbers of Transistors Area/(17.78 μm2 ) Threshold loss Delay/ps Power/μW PDP/aJ Improvement PDP/% SERF[4] 10 0.80 YES 188.23 3.68 692.69 11.5 10T[5] 10 0.77 YES 173.62 3.24 562.53 28.1 CMOS[7] 28 1.66 NO 154.01 4.24 653.00 16.6 TGA[8] 20 1.64 NO 120.60 4.57 551.14 29.6 TFA[9] 16 1.23 NO 117.33 4.48 525.64 32.8 14T[21] 14 1.00 NO 194.75 4.02 782.90 0 DPL[22] 28 2.09 NO 125.81 4.61 580.00 25.9 CPL[24] 32 2.68 NO 112.52 5.85 658.24 16.0 Hybrid[25] 16 1.47 NO 116.35 4.65 541.03 30.9 Proposed 26 1.73 NO 100.40 4.53 454.81 41.9 0 1 2 3 4 5 6 7 Power/μW 8 0 100 200 300 400 600 700 800 CMOS TFA TGA CPL DPL 14T Hybrid Proposed VDD/V 400 500 600 700 800 900 1000 CMOS TGA TFA CPL DPL 14T Hybrid Proposed 0 1 2 3 4 5 6 7 FO4 FO8 FO16 FO32 Delay/ps PDP/aJ PDP/aJ Reference CMOS TFA TGA CPL DPL 14T Hybrid Proposed CMOS TFA TGA CPL DPL 14T Hybrid Proposed 0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 VDD/V 0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 VDD/V 0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 (a) (b) (c) (d) 图 10    不同电压与不同负载下全加器电路仿真结果. （a）不同电压下全加器电路功耗对比；（b）不同电压下全加器电路延时对比；（c）不同电压下全 加器电路 PDP 对比；（d）不同负载下全加器电路 PDP 对比 Fig.10    Simulation results of full adder circuit under different voltages and loads: (a) power results for different voltages; (b) delay results for different voltages; (c) PDP results for different voltages; (d) PDP results under different load conditions 韩金亮等： 基于摆幅恢复传输管逻辑的高性能全加器设计 · 1071 ·

·1072 工程科学学报，第42卷，第8期 性增加，面积最大.TFA与Hybrid全加器的晶体管 [5]Dokania V.Verma R.Guduri M.et al.Design of 10t full adder cell 数量相同，但后者面积更大.因为Hybrid的延时改 for ultralow-power applications.Ain Shams Eng J,2018,9(4): 善是以增大晶体管尺寸为代价的，导致其面积增 2363 [6] Suman M,Samanta J,Chowdhury D,et al.Relative performance 加.本文提出的全加器具有最小的延时和PDP,与 analysis of different CMOS full adder circuits.Int J Comput Appl, CPL、TFA、Hybrid等结构相比，延时分别减少 2015,114(6):8 10.7%、14.4%、13.7%以上.本文提出的全加器的 [7] Brzozowski I,Kos A.Designing of low-power data oriented 布局更加规整，其面积比CMOS略大，因为需要额 adders.Microelectron J,2014,45(9):1177 外的金属线连接互补输入导致布局复杂性增加 [8] Mehrabani Y S,Eshghi M.A symmetric,multi-threshold,high- 与常规全加器相比，提出的全加器以较低的面积 speed and efficient-energy 1-bit full adder cell design using 开销为代价提升性能，且具有低硬件开销特性 CNFET technology.Circuits Syst Signal Process,2015,34(3): 739 5结论 [9]Basireddy H R,Challa K,Nikoubin T.Hybrid logical effort for hybrid logic style full adders in multistage structures.IEEE Trans 通过对3TXOR/XNOR电路的阈值损失机理 Very Large Scale Integr Syst,2019,27(5):1138 与电路特性分析，在改进型异或/同或电路的 [10]Mehrabani Y S,Eshghi M.Noise and process variation tolerant, Elmore延时分析基础上结合摆幅恢复逻辑提出摆 low-power,high-speed,and low-energy full adders in CNFET 幅恢复7T XOR/XNOR电路.使用增加阈值补偿 technology.IEEE Trans Very Large Scale Integr Syst,2016, 24(11:3268 晶体管的方式弥补电路的阈值损失使电路输出达 [11]Ahmadpour SS,Mosleh M,Heikalabad S R.A revolution in 到全摆幅.实验结果表明，所设计的7T XOR/ nanostructure designs by proposing a novel QCA full-adder based XNOR电路具有全摆幅输出，且与相关文献相比 on optimized 3-input XOR.Physica B-Condensed Matter,2018. 具有更快的速度和更好的驱动能力.并结合4T 550:383 XOR快速求和电路与改进的传输门进位电路实现 [12]Ramachandran S,Sanapala K.Ultra-low-voltage GDI-based 高性能全加器.实验结果表明，在0.7~1.4V电压 hybrid full adder design for area and energy-efficient computing 变化范围内提出的全加器电路与文献相比具有最 systems.IETCircuits Devices Syst,2019,13(4):465 [13] 小的延时和PDP,且在不同负载下也表现出良好 Ahmed R U,Saha P.Implementation topology of full adder cells. Procedia Comput Sci,2019,165:676 的性能.由于采用摆幅恢复逻辑，电路设计中引入 [14]Amini-Valashani M,Ayat M,Mirzakuchaki S.Design and analysis 反向输入，增加电路面积.提出的全加器电路以较 of a novel low-power and energy-efficient 18T hybrid full adder 小的面积增加提升电路性能，仍然具有低开销特 Microelectron J,2018,74:49 性.利用摆幅恢复逻辑实现电路低延时与全摆幅 [15]Valashani M A,Mirzakuchaki S.A novel fast,low-power and 输出的设计思想，可以进一步应用到其它逻辑电 high-performance XOR-XNOR cell /2016 IEEE International 路的设计中，从而推动摆幅恢复逻辑电路的实用 Symposium on Circuits and Systems (ISCAS).Montreal,2016:694 化进程 [16]Malini P,Balaji G N,Boopathiraja K,et al.Design of swing dependent XOR-XNOR gates based hybrid full adder /2019 5th International Conference on Advanced Computing 参考文献 Communication Systems (ICACCS).Coimbatore,2019:1164 [1]Jitendra K S,Srinivasulu A,Singh B P.A new low-power full- [17]Kandpal J,Tomar A,Adhikari S,et al.Design of low power and adder cell for low voltage using CNTFETs /2017 9th high speed XOR/XNOR circuit using 90 nm CMOS technology / International Conference on Electronics.Computers and Artificial 2019 2nd International Conference on Innovations in Electronics, Intelligence (ECAD.Targoviste,2017:1 Signal Processing and Communication (IESC).Shillong,2019: [2] Tirumalasetty V R,Machupalli M R.Design and analysis of low 221 power high-speed 1-bit full adder cells for VLSI applications.IntJ [18]Kumar P,Sharma R K.Low voltage high performance hybrid full Electron,2019,106(4):521 adder.Eng Sci Technol IntJ,2016,19(1):559 [3]Mewada M,Zaveri M,Thakker R.Improving the performance of [19]Naseri H,Timarchi S.Low-power and fast full adder by exploring transmission gate and hybrid CMOS full adders in chain and tree new XOR and XNOR gates.IEEE Trans Very Large Scale Integr structure architectures.Integration,2019,69:381 (LS)ys,2018,26(8:1481 [4] Shalem R.John E,John L K.A novel low power energy recovery [20]Goel S,Kumar A,Bayoumi M A.Design of robust,energy- full adder cell /Proceedings 9th Great Lakes Symposium on VLSI efficient full adders for deep-submicrometer design using hybrid- Ypsilanti,1999:380 CMOS logic style.IEEE Trans Very Large Scale Integr (VLSI)

性增加，面积最大. TFA 与 Hybrid 全加器的晶体管 数量相同，但后者面积更大. 因为 Hybrid 的延时改 善是以增大晶体管尺寸为代价的，导致其面积增 加. 本文提出的全加器具有最小的延时和 PDP，与 CPL、 TFA、 Hybrid 等结构相比 ，延时分别减 少 10.7%、14.4%、13.7% 以上. 本文提出的全加器的 布局更加规整，其面积比 CMOS 略大，因为需要额 外的金属线连接互补输入导致布局复杂性增加. 与常规全加器相比，提出的全加器以较低的面积 开销为代价提升性能，且具有低硬件开销特性. 5    结论 通过对 3T XOR/XNOR 电路的阈值损失机理 与电路特性分析 ，在改进型异或 /同或电路 的 Elmore 延时分析基础上结合摆幅恢复逻辑提出摆 幅恢复 7T XOR/XNOR 电路. 使用增加阈值补偿 晶体管的方式弥补电路的阈值损失使电路输出达 到全摆幅 . 实验结果表明 ，所设计 的 7T  XOR/ XNOR 电路具有全摆幅输出，且与相关文献相比 具有更快的速度和更好的驱动能力. 并结合 4T XOR 快速求和电路与改进的传输门进位电路实现 高性能全加器. 实验结果表明，在 0.7～1.4 V 电压 变化范围内提出的全加器电路与文献相比具有最 小的延时和 PDP，且在不同负载下也表现出良好 的性能. 由于采用摆幅恢复逻辑，电路设计中引入 反向输入，增加电路面积. 提出的全加器电路以较 小的面积增加提升电路性能，仍然具有低开销特 性. 利用摆幅恢复逻辑实现电路低延时与全摆幅 输出的设计思想，可以进一步应用到其它逻辑电 路的设计中，从而推动摆幅恢复逻辑电路的实用 化进程. 参    考    文    献 Jitendra  K  S,  Srinivasulu  A,  Singh  B  P.  A  new  low-power  full￾adder  cell  for  low  voltage  using  CNTFETs  //  2017  9th International Conference on Electronics, Computers and Artificial Intelligence (ECAI). Targoviste, 2017: 1 [1] Tirumalasetty V R, Machupalli M R. Design and analysis of low power high-speed 1-bit full adder cells for VLSI applications. Int J Electron, 2019, 106（4）: 521 [2] Mewada M, Zaveri M, Thakker R. Improving the performance of transmission gate and hybrid CMOS full adders in chain and tree structure architectures. Integration, 2019, 69: 381 [3] Shalem R, John E, John L K. A novel low power energy recovery full adder cell // Proceedings 9th Great Lakes Symposium on VLSI. Ypsilanti, 1999: 380 [4] Dokania V, Verma R, Guduri M, et al. Design of 10t full adder cell for  ultralow-power  applications. Ain Shams Eng J,  2018,  9（4）: 2363 [5] Suman M, Samanta J, Chowdhury D, et al. Relative performance analysis of different CMOS full adder circuits. Int J Comput Appl, 2015, 114（6）: 8 [6] Brzozowski  I,  Kos  A.  Designing  of  low-power  data  oriented adders. Microelectron J, 2014, 45（9）: 1177 [7] Mehrabani  Y  S,  Eshghi  M.  A  symmetric,  multi-threshold,  high￾speed  and  efficient-energy  1-bit  full  adder  cell  design  using CNFET  technology. Circuits Syst Signal Process,  2015,  34（3）: 739 [8] Basireddy  H  R,  Challa  K,  Nikoubin  T.  Hybrid  logical  effort  for hybrid logic style full adders in multistage structures. IEEE Trans Very Large Scale Integr Syst, 2019, 27（5）: 1138 [9] Mehrabani  Y  S,  Eshghi  M.  Noise  and  process  variation  tolerant, low-power,  high-speed,  and  low-energy  full  adders  in  CNFET technology. IEEE Trans Very Large Scale Integr Syst,  2016, 24（11）: 3268 [10] Ahmadpour  S  S,  Mosleh  M,  Heikalabad  S  R.  A  revolution  in nanostructure designs by proposing a novel QCA full-adder based on  optimized  3-input  XOR. Physica B-Condensed Matter,  2018, 550: 383 [11] Ramachandran  S,  Sanapala  K.  Ultra-low-voltage  GDI-based hybrid  full  adder  design  for  area  and  energy-efficient  computing systems. IET Circuits Devices Syst, 2019, 13（4）: 465 [12] Ahmed R U, Saha P. Implementation topology of full adder cells. Procedia Comput Sci, 2019, 165: 676 [13] Amini-Valashani M, Ayat M, Mirzakuchaki S. Design and analysis of a novel low-power and energy-efficient 18T hybrid full adder. Microelectron J, 2018, 74: 49 [14] Valashani  M  A,  Mirzakuchaki  S.  A  novel  fast,  low-power  and high-performance  XOR-XNOR  cell  //  2016 IEEE International Symposium on Circuits and Systems (ISCAS). Montreal, 2016: 694 [15] Malini  P,  Balaji  G  N,  Boopathiraja  K,  et  al.  Design  of  swing dependent XOR-XNOR gates based hybrid full adder // 2019 5th International Conference on Advanced Computing & Communication Systems (ICACCS). Coimbatore, 2019: 1164 [16] Kandpal J, Tomar A, Adhikari S, et al. Design of low power and high speed XOR/XNOR circuit using 90 nm CMOS technology // 2019 2nd International Conference on Innovations in Electronics, Signal Processing and Communication (IESC).  Shillong,  2019: 221 [17] Kumar P, Sharma R K. Low voltage high performance hybrid full adder. Eng Sci Technol Int J, 2016, 19（1）: 559 [18] Naseri H, Timarchi S. Low-power and fast full adder by exploring new XOR and XNOR gates. IEEE Trans Very Large Scale Integr (VLSI) Syst, 2018, 26（8）: 1481 [19] Goel  S,  Kumar  A,  Bayoumi  M  A.  Design  of  robust,  energy￾efficient full adders for deep-submicrometer design using hybrid￾CMOS  logic  style. IEEE Trans Very Large Scale Integr (VLSI) [20] · 1072 · 工程科学学报，第 42 卷，第 8 期

韩金亮等：基于摆幅恢复传输管逻辑的高性能全加器设计 ·1073 s1,2006,14(12):1309 adder performances for tree structured arithmetic circuits.IEEE [21]Radhakrishnan D.Low-voltage low-power CMOS full adder./EE Trans Very Large Scale Integr (VLSI)Syst,2005,13(6):686 Proc-Circuits,Devices Syst,2001,148(1):19 [24]Navi K,Maeen M,Foroutan V,et al.A novel low-power full- [22]Shanmugam Y,Mangalam H.Comparative analysis of design of adder cell for low voltage.Integr VLS/J,2009,42(4):457 low power full adder structures for deep sub-micron technology. [25]Bhattacharyya P.Kundu B.Ghosh S,et al.Performance analysis Asian J Res Social Sci Humanities,2017,7(2):141 of a low-power high-speed hybrid 1-bit full adder circuit.IEEE [23]Chang CH,Gu J M,Zhang M Y.A review of 0.18-/spl mu/m full Trans Very Large Scale Integr (VLSI)Syst,2015,23(10):2001

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