5.1.寄存器的输入与输出 寄存器加载( loadi ng):并行或串行。 寄存器数据输出:并行和串行。并行输出 寄存器所存数据可同时访问,而串行输出一次只 能访问最低或最高位一位。 >寄存器与寄存器外部的数据交换四种型 式:并入并出;串入串出;并入串出;串入并出。 串行数据操作须花费多个时钟周期,但只须一条 数据传输线,并行数据操作只须一个时钟周期, 但需要多条数据传输线。 5.1.2寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例:图5.1 >D触发器构成。 并入并出。 >共同时钟端,正沿触发加载数据。 外部清0控制信号 Clear:低有效,异步。 将控制信号Cam和时钟信号合理配合使 用,可根据所需对寄存器进行数据并行加载和置 0操作 >符号表示图5.1(b)。5.1.1 寄存器的输入与输出 ➢ 寄存器加载（loading）：并行或串行。 ➢ 寄存器数据输出：并行和串行。并行输出 寄存器所存数据可同时访问，而串行输出一次只 能访问最低或最高位一位。 ➢ 寄存器与寄存器外部的数据交换四种型 式：并入并出；串入串出；并入串出；串入并出。 串行数据操作须花费多个时钟周期，但只须一条 数据传输线，并行数据操作只须一个时钟周期， 但需要多条数据传输线。 5.1.2 寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例：图 5.1 ➢ D 触发器构成。 ➢ 并入并出。 ➢ 共同时钟端，正沿触发加载数据。 ➢ 外部清 0 控制信号 Clear ：低有效，异步。 ➢ 将控制信号 Clear 和时钟信号合理配合使 用，可根据所需对寄存器进行数据并行加载和置 0 操作 ➢ 符号表示图 5.1(b)