D Clock REG Clear d clear D R C inputs(clock inputs of flip-flops) D3 q3 (c)Load control input (a) logic diagram (d) Timing diagram 图51n位寄存器构成逻辑原理图 5.1.3寄存器的并行加载 寄存器加载控制(Load):时钟门控;数据 ]控。 时钟门控:加载控制信号控制触发器同步 时钟输入。图5.1(c)所示 >时钟门控的定时图如图5.1(d)所示。D C R D C R D C R D C R Q0 Q1 Q2 Q3 REG Clear D0 D1 D2 D3 Q0 Q1 Q2 Q3 (b)Symbol (c)Load control input C inputs(clock inputs of flip-flops) Load Clock D0 D1 D2 D3 Clock Clear (a)Logic diagram (d)Timing diagram Clock Load C inputs 图 5.1 n 位寄存器构成逻辑原理图 5.1.3 寄存器的并行加载 ➢ 寄存器加载控制(Load)：时钟门控;数据 门控。 ➢ 时钟门控:加载控制信号控制触发器同步 时钟输入。图 5.1（c）所示。 ➢ 时钟门控的定时图如图 5.1(d)所示