逻辑综合:时序约束 参考tc1文件,对加法器设计施加约束条件,以便在逻辑综合 过程中产生满足设计要求的门级设计 ●可以先将16位加法器的时序约束设为15ns,即要求逻辑综合生 成一个在15ns内可以完成16位加法的设计。需要添加虚拟时钟 define clock- name clk- period15000(系统默认的时 间单位为ps) ●(时钟周期减去 input delay和 output delay就是要求综合器 完成的设计的关键路径延迟时间约束) 定义输入输出外部延时: external delay -clock clk- input <specify input external delay on clock> external delay -clock clk -output <specify output external delay on cl Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 16 逻辑综合：时序约束  参考tcl文件，对加法器设计施加约束条件，以便在逻辑综合 过程中产生满足设计要求的门级设计  可以先将16位加法器的时序约束设为15ns，即要求逻辑综合生 成一个在15ns内可以完成16位加法的设计。需要添加虚拟时钟： define_clock –name clk –period 15000 （系统默认的时 间单位为ps）  （时钟周期减去input delay和output delay就是要求综合器 完成的设计的关键路径延迟时间约束） 定义输入输出外部延时： external_delay -clock clk –input <specify_input_external_delay_on_clock> external_delay -clock clk –output <specify_output_external_delay_on_clock>