逻辑综合:读入RTL设计 ●利用 set attribute hdl search path <full_ path of technology library directory>/指定设 计的源代码文件目录。 ●利用 read hdl< hdl file names>读入16位加法器的RTL设计 文件。 ●进行时序约束之前用 elaborate<top1 evel design name 将顶层设计转换为与工艺无关的逻辑拓扑 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 15 逻辑综合：读入RTL设计  利用set_attribute hdl_search_path <full_path_of_technology_library_directory> / 指定设 计的源代码文件目录。  利用read_hdl <hdl_file_names>读入16位加法器的RTL设计 文件。  进行时序约束之前用elaborate <top_level_design_name> 将顶层设计转换为与工艺无关的逻辑拓扑