§12.1一位加法器电路 (3)双轨互补传输管逻辑(CPL)全加器设计 bibi by bu ai cici ai ai cici a 1111 1111 111 bi ab+bc ab+bc XOR/XNOR a b bc+ab bc +ab .bi a XOR/XNOR Ci a C+1 Cu+l (a)2-input array (b)Sum circuit (c)Carry circuit Figure 12.5 CPL full-adder design s,=a,⊕b,⊕c,=a,⊕bc,+(a,⊕b,)c C+1=ab,+C,:(a,⊕b) 2018-9-5 第12章CMOS VLSI:运算电路 §12.2串行进位加法器 4位串行进位加法器 bs as b2 a2 bl al bo ao CA S3 S2 S1 So Figure 12.12 A 4-bit ripple-carry adder 2018-9-5 第12章CMOS VLSI运算电路 102018-9-5 第12章 CMOS VLSI运算电路 9 §12.1 一位加法器电路 (3) 双轨互补传输管逻辑（CPL）全加器设计 ( ) ( ) ( ) i i i i i i i i i i i i i i i i c a b c a b s a b c a b c a b c = ⋅ + ⋅ ⊕ = ⊕ ⊕ = ⊕ ⋅ + ⊕ ⋅ +1 i i i i i i i i b c a b a b b c + + i i i i i i i i b c a b a b b c + + 2018-9-5 第12章 CMOS VLSI运算电路 10 §12.2 串行进位加法器 4位串行进位加法器