寄存器 寄存器 输入 输出 组合逻辑电路 CLK CLK 时钟 RTL级描述的基本逻辑图 例:用元件例化语句表示R工级描述(数据延时电路) dff dff2 Q CLK CLK OB OB clk 多路选择器 数据延时电路的逻辑电路图寄存器 寄存器 CLK CLK 组合逻辑电路 输入 输出 时钟 RTL级描述的基本逻辑图 例：用元件例化语句表示RTL级描述（数据延时电路） 多路选择器 dff1 dff2 D Q D Q QB QB CLK CLK clk din enable dout 数据延时电路的逻辑电路图