RTL设计—第一步:逻辑仿真 对完成的 verilog设计进行逻辑仿真,验证语法及设计的逻辑功能 ●使用 Cadence公司的 Verilog仿真器 ●在当前目录下,在命令窗口启动 Verilog-XL仿真器,进行仿真 输入 verilog- f run. f命令 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 RTL设计——第一步：逻辑仿真 对完成的verilog设计进行逻辑仿真，验证语法及设计的逻辑功能 使用Cadence公司的VerilogXL仿真器 在当前目录下，在命令窗口启动Verilog-XL仿真器，进行仿真 输入 verilog -f run.f 命令