第六章同步设计技术 关于使用同步设计还是异步设计,已有很多讨论。同步电路易于设 计和修改,并且和工艺关系不大,但是它通常不如异步电路效率高 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。 对于ASIC设计而言,同步设计将优于异步设计,因为ASIC是品 种多、批量小的一类IC。然而,最好的解决办法是开发一种功能很强 的高级综合系统,它可以生成自同步电路。这时,所生成的模块在内部 是局部异步的,但是在模块间是全局同步的。 前一章中说明了一些ASIC单元和设计技术中存在的问题,特别是 门控时钟和在锁存器中使用电平敏感异步清除。本章将介绍解决这些问 题的若干同步设计技术,并引入一组基本同步部件,它们能够在分层设 计中作为标准部件。另外,还将叙述如何按照一套互相协调的设计原则, 用这些部件构成完全同步的系统。 6.1同步的定义 我们需要明确同步的概念,因为它是形成同步设计的基础。首先, 我们采用严格的定义 对于静态同步设计,一系统是同步的,假若: 1.每个边缘敏感部件的时钟输入是一次时钟输入的某个函数;并 且仍是像一次时钟那样的时钟情号 2.所有存储元件(包括计数器)都是边缘敏感的,在系统中没有电 平敏感存储元件 这个定义和结构化ⅥSI设计中的同步序列机的定义是一致的,一同 步序列机定义为是由一组合网络组成的,且具有从输出端经过边缘敏感第六章 同步设计技术 关于使用同步设计还是异步设计，已有很多讨论。同步电路易于设 计和修改，并且和工艺关系不大，但是它通常不如异步电路效率高，即 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。 对于 ASIC 设计而言，同步设计将优于异步设计，因为 ASIC 是 品 种多、批量小的一类 IC。然而，最好的解决办法是开发一种功能很强 的高级综合系统，它可以生成自同步电路。这时，所生成的模块在内部 是局部异步的，但是在模块间是全局同步的。 前一章中说明了一些 ASIC 单元和设计技术中存在的问题，特别是 门控时钟和在锁存器中使用电平敏感异步清除。本章将介绍解决这些问 题的若干同步设计技术，并引入一组基本同步部件，它们能够在分层设 计中作为标准部件。另外，还将叙述如何按照一套互相协调的设计原则， 用这些部件构成完全同步的系统。 6.1 同步的定义 我们需要明确同步的概念，因为它是形成同步设计的基础。首先， 我们采用严格的定义。 对于静态同步设计，一系统是同步的，假若： 1. 每个边缘敏感部件的时钟输入是一次时钟输入的某个函数；并 且仍是像一次时钟那样的时钟情号。 2. 所有存储元件(包括计数器)都是边缘敏感的，在系统中没有电 平敏感存储元件。 这个定义和结构化 VLSI 设计中的同步序列机的定义是一致的,一同 步序列机定义为是由一组合网络组成的，且具有从输出端经过边缘敏感