第六章同步设计技术 关于使用同步设计还是异步设计,已有很多讨论。同步电路易于设 计和修改,并且和工艺关系不大,但是它通常不如异步电路效率高 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。 对于ASIC设计而言,同步设计将优于异步设计,因为ASIC是品 种多、批量小的一类IC。然而,最好的解决办法是开发一种功能很强 的高级综合系统,它可以生成自同步电路。这时,所生成的模块在内部 是局部异步的,但是在模块间是全局同步的。 前一章中说明了一些ASIC单元和设计技术中存在的问题,特别是 门控时钟和在锁存器中使用电平敏感异步清除。本章将介绍解决这些问 题的若干同步设计技术,并引入一组基本同步部件,它们能够在分层设 计中作为标准部件。另外,还将叙述如何按照一套互相协调的设计原则, 用这些部件构成完全同步的系统。 6.1同步的定义 我们需要明确同步的概念,因为它是形成同步设计的基础。首先, 我们采用严格的定义 对于静态同步设计,一系统是同步的,假若: 1.每个边缘敏感部件的时钟输入是一次时钟输入的某个函数;并 且仍是像一次时钟那样的时钟情号 2.所有存储元件(包括计数器)都是边缘敏感的,在系统中没有电 平敏感存储元件 这个定义和结构化ⅥSI设计中的同步序列机的定义是一致的,一同 步序列机定义为是由一组合网络组成的,且具有从输出端经过边缘敏感
第六章 同步设计技术 关于使用同步设计还是异步设计，已有很多讨论。同步电路易于设 计和修改，并且和工艺关系不大，但是它通常不如异步电路效率高，即 占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。 对于 ASIC 设计而言，同步设计将优于异步设计，因为 ASIC 是 品 种多、批量小的一类 IC。然而，最好的解决办法是开发一种功能很强 的高级综合系统，它可以生成自同步电路。这时，所生成的模块在内部 是局部异步的，但是在模块间是全局同步的。 前一章中说明了一些 ASIC 单元和设计技术中存在的问题，特别是 门控时钟和在锁存器中使用电平敏感异步清除。本章将介绍解决这些问 题的若干同步设计技术，并引入一组基本同步部件，它们能够在分层设 计中作为标准部件。另外，还将叙述如何按照一套互相协调的设计原则， 用这些部件构成完全同步的系统。 6.1 同步的定义 我们需要明确同步的概念，因为它是形成同步设计的基础。首先， 我们采用严格的定义。 对于静态同步设计，一系统是同步的，假若： 1. 每个边缘敏感部件的时钟输入是一次时钟输入的某个函数；并 且仍是像一次时钟那样的时钟情号。 2. 所有存储元件(包括计数器)都是边缘敏感的，在系统中没有电 平敏感存储元件。 这个定义和结构化 VLSI 设计中的同步序列机的定义是一致的,一同 步序列机定义为是由一组合网络组成的，且具有从输出端经过边缘敏感
存储元件向输入端的反馈。同步性要求在存储元件中仅在有效时钟边缘 上存在状态变化 在本章中,给出一组符合静态同步系统定义的全同步电路元 件。在后面的章节中,还将讨论将此严格定义稍加放松的系统,以便采 用电平敏感锁存器和RAM 6.2基本的同步部件 构成同步基本部件基础的是边缘 敏感D型触发器(图6-1)。其基本性质 为,在时钟(ck)输入的上升边之后,d 输入端的逻辑值出现在q输出端,而其 补值出现在q非输出端。这一过程就是 取样过程。 D型触发器受到一些定时限制,即图61边缘敏感D型触发器 建立时间、保持时间和最小时钟宽度, 如图6-2所示。 6.3同步清除D型触发器 我们希望ASIC有一个性能,即全 局复位。这是一个测试要求;在后面 有效时钟边缘 最小时间度 还要详细讨论。ASIC设计中应避免使图62D型触发器的定时限制 用异步清除D型触发器(它破坏了6.1节中所述同步系统的两个条件), 应代之以同步清除。这样就产生了第一个新的基本部件——带同步清除 的D型触发器(图6-3)。它用于无条件锁存数据。其真值表(d在时钟上 升边取样)如表6-1
存储元件向输入端的反馈。同步性要求在存储元件中仅在有效时钟边缘 上存在状态变化。 在本章中，给出一组符合静态同步系统定义的全同步电路元 件。在后面的章节中，还将讨论将此严格定义稍加放松的系统，以便采 用电平敏感锁存器和 RAM。 6.2 基本的同步部件 构成同步基本部件基础的是边缘 敏感 D 型触发器(图 6-1)。其基本性质 为，在时钟(ck)输入的上升边之后，d 输入端的逻辑值出现在 q 输出端，而其 补值出现在 q 非输出端。这一过程就是 取样过程。 图 6-1 边缘敏感 D 型触发器 D 型触发器受到一些定时限制，即 建立时间、保持时间和最小时钟宽度， 如图 6-2 所示。 6.3 同步清除 D 型触发器 我们希望 ASIC 有一个性能，即全 局复位。这是一个测试要求；在后面 还要详细讨论。ASIC 设计中应避免使 用异步清除 D 型触发器(它破坏了 6.1 节中所述同步系统的两个条件)， 应代之以同步清除。这样就产生了第一个新的基本部件——带同步清除 的 D 型触发器(图 6-3)。它用于无条件锁存数据。其真值表(d 在时钟上 升边取样)如表 6-1： 图 6-2 D 型触发器的定时限制
注意;加用缓冲器以增大驱动强度。许多D型触发器的驱动能力差 需要在其输出端加缓冲。 61 同步清除D型触发影真值夜 a g r011 01(复位-低有效) 01(锁存数据) 0(锁存数据 6.4带使能端的D型触发器(E型触发器) 最有用的存储单元之 是一种锁存器,它能够保持 个数据直到通知它锁存另 数据时为止。由这一要求得出 符号 “允许”触发器或称为E型触 图6-3同步清除的D型触发器 发器(图6-4)。它有一个从其 输出端到其输入端的反馈环 路,使其能保持数据长达若干 个时钟周期。 若E型触发器被禁止(输 入e为低),则多路选择器选 符号 择q输出,故经过下一时钟边 缘后其状态仍然不变。若E型 图6-4带使能端的D型触发器 触发器在允许状态(输入e为高),则d输入的值被时钟取样至q输出端。 其真值表如下(d在时钟上升边被取样):
注意；加用缓冲器以增大驱动强度。许多 D 型触发器的驱动能力差， 需要在其输出端加缓冲。 6.4 带使能端的 D 型触发器（E 型触发器） 最有用的存储单元之一 是一种锁存器，它能够保持一 个数据直到通知它锁存另一 数据时为止。由这一要求得出 “允许”触发器或称为 E 型触 发器(图 6-4)。它有一个从其 输出端到其输入端的反馈环 路，使其能保持数据长达若干 个时钟周期。 图 6-3 同步清除的 D 型触发器 若 E 型触发器被禁止(输 入 e 为低)，则多路选择器选 择 q 输出，故经过下一时钟边 缘后其状态仍然不变。若 E 型 触发器在允许状态(输入 e 为高)，则 d 输入的值被时钟取样至 q 输出端。 其真值表如下(d 在时钟上升边被取样)： 图 6-4 带使能端的 D 型触发器
衰62 E型触发器真值 q 0 x 01(复位) 111 qq(前一状态) 0 (锁存数据 11(锁存数据) E型触发器用于有条件地 锁存数据。由它产生出下列用 于描述同步逻辑元件的名词 1.允许元件具有一控制 线(允许线),它把此元件转换 至有效状态 或无效状态。在有效状态(上 面真值表中末两行),电路的图65用传输门的E型触发器 状态在每一时钟上升边时可 以改变。在无效状态(上面表 中第2行),电路的状态在连 续的时钟周期中始终保持不 2.自由运行电路元件没 有允许线。它在每一时钟上升图6-6用与非门的E型触发器 边都可改变状态。同步清除D 型触发器就是一例(图6-1) 在ASIC的CAD系统的基本部件库中没有E型触发器时,可用两种 方法设计。一种方法是用一传输门(图6-5),另一种方法是使用一3输
E 型触发器用于有条件地 锁存数据。由它产生出下列用 于描述同步逻辑元件的名词： 图 6-5 用传输门的 E 型触发器 1. 允许元件具有一控制 线(允许线)，它把此元件转换 至有效状态 或无效状态。在有效状态(上 面真值表中末两行)，电路的 状态在每一时钟上升边时可 以改变。在无效状态(上面表 中第 2 行)，电路的状态在连 续的时钟周期中始终保持不 变。 图 6-6 用与非门的 E 型触发器 2. 自由运行电路元件没 有允许线。它在每一时钟上升 边都可改变状态。同步清除 D 型触发器就是一例(图 6-1)。 在 ASIC 的 CAD 系统的基本部件库中没有 E 型触发器时，可用两种 方法设计。一种方法是用一传输门(图 6-5)，另一种方法是使用一 3 输
入“与或非”门(图6-6)。后者特别保险并且硅片利用率高。 6.5T型触发器 种在同步计数器中特 别有用的触发器是T型触发 器或称反转触发器(图 6-7) 特号 当t输入端无效时,锁 图6-7T型触发器 存器在时钟上升边仍然保持 状态不变。在t有效时,电路在时钟上升边之后即取补状态。真值表如 下 63 型触发器真值裹 1(复位) qq(前一状态) 11 非q非q(前一状态之补) 像E型触发器那样,T 型触发器可以用一个传输门 多路选择器(图6-8)或一3输 入端“与或非”门(图6-9)实 现 对于某些应用,例如并行 负载计数器,要求使用E型和 图6-8用传输门的T型触发器
入“与或非”门(图 6-6)。后者特别保险并且硅片利用率高。 6.5 T 型触发器 一种在同步计数器中特 别有用的触发器是 T 型触发 器或称反转触发器(图 6-7)。 当 t 输入端无效时，锁 存器在时钟上升边仍然保持 状态不变。在 t 有效时，电路在时钟上升边之后即取补状态。真值表如 下； 图 6-7 T 型触发器 像 E 型触发器那样，T 型触发器可以用一个传输门 多路选择器(图 6-8)或一 3 输 入端“与或非”门(图 6-9)实 现。 图 6-8 用传输门的 T 型触发器 对于某些应用，例如并行 负载计数器，要求使用 E 型和
T型混合触发器。这样混合电 路的原理示于图6-10。它用逻 辑门实现的方法示于图6-11。 注意,由于扇入问题,应避免 使用4输入端“或非”门 E/T触发器有四种工作 状态:复位、无变化、反转和 数据输入,如下表所示。所需|图69用逻辑门的T型触发器 状态由外部逻辑选择。 丧6-4 E/触发器的四种工作状态 t d q (复位 前一状态) 011 非q非q.(非前一状态) 0 锁存数据) 0 (锁存数据) 在上述电 路中,“允许” 优先于“反馈”。 若在图6-10中 把两个多路选4L 择器的次序对 调,则此优先等 级也改变了 图6-10混合(E/T)型触发器
T 型混合触发器。这样混合电 路的原理示于图 6-10。它用逻 辑门实现的方法示于图 6-11。 注意，由于扇入问题，应避免 使用 4 输入端“或非”门。 图 6-9 用逻辑门的 T 型触发器 E／T 触发器有四种工作 状态：复位、无变化、反转和 数据输入，如下表所示。所需 状态由外部逻辑选择。 在上述电 路中，“允许” 优先于“反馈”。 若在图 6-10 中 把两个多路选 择器的次序对 调，则此优先等 级也改变了。 图 6-10 混合(E/T)型触发器
图6-11混合(E/T)型触发器的实现 6.6同步RS触发器 同步RS触发器是从异步的改进而来,后者存在严重缺点,如上 章所述。同步RS触发器示于图6-12中。注意它有两个清除端,一个本 地清除r和一个全局清除gc 我们注意,当复位端r和置位端s都为高电平时,没有不确定状 态。在同步RS触发器中复位优先于置位,其真值表(在时钟上升边沿取 样)为: 同步RS触发器真值衰 qq 01(全局清除 01(复位) (前一状 10(锁存数据
图 6-11 混合(E/T)型触发器的实现 6.6 同步 RS 触发器 同步 RS 触发器是从异步的改进而来，后者存在严重缺点，如上一 章所述。同步 RS 触发器示于图 6-12 中。注意它有两个清除端，一个本 地清除 r 和一个全局清除 gc。 我们注意，当复位端 r 和置位端 s 都为高电平时，没有不确定状 态。在同步 RS 触发器中复位优先于置位，其真值表(在时钟上升边沿取 样)为：
这种锁存 器的主要用途 是用在号志 中,以及在全 同步系统中处 理请求之处。 它还可以用于 有条件地执行 系列状态。 图6-12同步RS触发器 6.7R型触发器 在这组基本部件中,只有请求(R型)触发器具有一个异步电平敏 感输入,后者用于应答信号,同步清除用于全局复位。它有两种结构 示于图6-13和图6-14中。其真值表如下 衰6 R型触发器真值 (异步清除 0 01(同步清除) q(前一状态 锁存请求) R型触 发器的使用 在下一章讨 论信号交换 符号 (握手)时再 详述 图6-13R型触发器之
这种锁存 器的主要用途 是用在号志 中，以及在全 同步系统中处 理请求之处。 它还可以用于 有条件地执行 一系列状态。 图 6-12 同步 RS 触发器 6.7 R 型触发器 在这组基本部件中，只有请求(R 型)触发器具有一个异步电平 敏 感输入，后者用于应答信号，同步清除用于全局复位。它有两种结构， 示于图 6-13 和图 6-14 中。其真值表如下： R 型触 发器的使用 在下一章讨 论信号交换 (握手)时再 详述。 图 6-13 R 型触发器之一
异步过程 图6-14R型触发器之二 6.8状态产生 本章下面部分将讨 论如何用这些基本部件 构成全同步系统。在 所有标准部件中最重要 的是同步二进计数器 SBC)(图6-15)。SBC有 许多用途,其中一种即 c(O:J 状态产生。 一同步二进计数器 图6-15同步二进计数器 构成大多数同步电路的骨干。电路的全部控制状态是从SBC译码而来。 图6-16示出一种同步电路的一般形式,它受作为状态产生器使用的SBC 所控制。其各点波形的时间关系图示于图6-17。 以这种方式受控的同步电路可以认为是一个状态机,它按固定的状 态周期工作。这种控制技术可以推广到控制作为状态机的一片ASIC 关于状态机的详细讨论可以参看有关教科书
图 6-14 R 型触发器之二 6.8 状态产生 本章下面部分将讨 论如何用这些基本部件 构 成 全 同 步 系 统 。 在 所有标准部件中最重要 的是 同步二进计数器 (SBC)(图 6-15)。SBC 有 许多用途，其中一种即 状态产生。 一同步二进计数器 构成大多数同步电路的骨干。电路的全部控制状态是从 SBC 译码而来。 图 6-16 示出一种同步电路的一般形式，它受作为状态产生器使用的 SBC 所控制。其各点波形的时间关系图示于图 6-17。 图 6-15 同步二进计数器 以这种方式受控的同步电路可以认为是一个状态机，它按固定的状 态周期工作。这种控制技术可以推广到控制作为状态机的一片 ASIC。 关于状态机的详细讨论可以参看有关教科书
状态产生器 H状态计数 状态译码 图6-16计数器的同步电路 图6-17各点波形的时间关系 6.8.1状态的无条件执行 通常用单状态译码器完成状态的无条件执行,此译码器连接在主计 数器上。图6.8.4示出实现这一原理的连续平均电路。它顺序取16项
图 6-16 计数器的同步电路 图 6-17 各点波形的时间关系 6.8.1 状态的无条件执行 通常用单状态译码器完成状态的无条件执行，此译码器连接在主计 数器上。图 6.8.4 示出实现这一原理的连续平均电路。它顺序取 16 项