电子设计自动化技术 第一章 TOP DOWN流程 2006-5-9
2006-5-9 1 电子设计自动化技术 第一章 TOP_DOWN 流程
图 行为级描述 Top- Pass Fail 第一层次 down 行为级仿真 设计步骤 Pass RTL级描述h Pass 第二层次 RTL级仿真 Pass 逻辑综合 逻辑综合 Fail pass Pass Fail 第三层次 门级仿真 门级仿真 Pass Pass 门级网表输出 门级网表输出 FPGA布局布线 自动布局布线 Pass Fail Fail Pass Post simulation Verification 第四层次 Pass Pass 2006 FPGA TAPE OUT 2
2006-5-9 2 图 1 Topdown 设 计 步 骤 Fail 第三层次 第一层次 第二层次 第四层次 行为级描述 逻辑综合 RTL级描述 TAPE OUT 自动布局布线 门级网表输出 FPGA 行为级仿真 门级仿真 RTL级仿真 Fail Fail Fail Pass Pass Pass Pass 逻辑综合 Post Simulation FPGA布局布线 门级仿真 Pass Pass Pass Verification Pass Pass Pass Pass Fail Fail Pass 门级网表输出
Matlab仿真 COSSAP仿真 C语言仿真 COSSAP HDL代码设计 Ac ctive-HDI Modelsim HDL行为级仿真 Verilog XL ASIC综合约束 ASIC逻辑综合 Design compiler Ambit no 综合后仿真OK? 标准单元仿真库 标准单元布局 布线 Verilog Xl 版图后仿真OK? 版图DRC&LⅤS Diva Dracula HSpice 版图后管子级仿真 Star sim 管级模型库 OK 流片 2006-5-9 数字集成电路设计流程
2006-5-9 3 ASIC综合约束 标准单元仿真库 管级模型库 yes 数字集成电路设计流程 yes no yes no no Matlab仿真 COSSAP仿真 C语言仿真 HDL代码设计 yes HDL行为级仿真 ASIC逻辑综合 综合后仿真OK？ 版图后仿真OK？ 标准单元布局 布线 版图DRC&LVS 版图后管子级仿真 OK? 流片 Matlab COSSAP SPW ------------ VSS ------------- DesignCompiler Ambit ------------- Active-HDL Modelsim VSS Verilog_XL ------------ SE ------------- Verilog_XL VSS ------------- Diva Dracula ------------- HHspice Star_sim -------------