数字集成电路的结构特点(M0S电路) 基本单元:M0S晶体管 D NMOS GdL PMOS 由两个有源区和一个栅极沟道构成; 对于N0s,B通常接地;当V。>V时,电子被吸引到栅极下面,形成导电通 道;对于PM0S,B通常接正电源;当VB>V时,空穴电子被吸引到栅板下面, 形成导电通道 典型参数:沟道宽度W、沟道长度L;导通电阻R/R、栅板电容CG; R∝山L/W C∝WL 在晶体管层次中,减小线宽L是提高集成庋的最重要手段,同时L的减小 也会使电阻和电容减小,从而减小电路时间常数,使电路速度提高。 凡十年来,数字电路的发晨主要依赖于线宽L的减小。 组合逻辑 反相器
数字集成电路的结构特点（CMOS 电路） 基本单元： MOS 晶体管 由两个有源区和一个栅极沟道构成； 对于 NMOS，B 通常接地；当 时，电子被吸引到栅极下面，形成导电通 道；对于 PMOS，B 通常接正电源；当 时，空穴电子被吸引到栅极下面， 形成导电通道； V V GB th > V V BG th > 典型参数：沟道宽度 W、沟道长度 L； 导通电阻 / Rn R p 、栅极电容 ； CG R ∝ μL W/ C WL ∝ 在晶体管层次中，减小线宽 L 是提高集成度的最重要手段，同时 L 的减小 也会使电阻和电容减小，从而减小电路时间常数，使电路速度提高。 几十年来，数字电路的发展主要依赖于线宽 L 的减小。 组合逻辑 反相器
由一个P晶体管和一个N晶体管互补连接形成; X GRD GRD 与非门和或非门 A 在与非门和或非门结构中,增加输入会加大串联和并联部分的不对称性, 使器件的带负载能力和速度受到影响;为限制这种影响,在电路设计时,通常 将输入端的数量控制在4输入以内;当设计多输入电路时,通常采用分级运算 方式来改善器件的性能; 与或运算结构 标准的组合运算结构可以表现为“与或非(A0I结构和“或与非(0AI 结构 由N晶体管串联构成“与”逻輯,并联构成“或”逻辑,通过串并联组合 就可以得到上速结构;P晶体管采用对偶网络连接形成;
由一个 P 晶体管和一个 N 晶体管互补连接形成； 与非门和或非门 在与非门和或非门结构中，增加输入会加大串联和并联部分的不对称性， 使器件的带负载能力和速度受到影响；为限制这种影响，在电路设计时，通常 将输入端的数量控制在 4 输入以内；当设计多输入电路时，通常采用分级运算 方式来改善器件的性能； 与或运算结构 标准的组合运算结构可以表现为“与或非（AOI）”结构和“或与非（OAI）” 结构； 由 N 晶体管串联构成“与”逻辑，并联构成“或”逻辑，通过串并联组合 就可以得到上述结构；P 晶体管采用对偶网络连接形成；
C-dc D-d F A-dc B-d D F=(AB+CD cM0S组合逻辑的共同特点 设F为一个只包含“与、或”的逻輯运算,则其反函数F总可以采用单级 电路运算实现; 运算电路由接地的N网络和接正电源的P网络构成; “与、或”运算在N网络中表现为“串连、并联”,P网络与N网络对偶 所有单级电路都必然为反相输出,正相输出电路至少为2级电路; 当输入端数量为n时,电路中最大可能的导通电阻为单晶体管导通电阻的n 电路设计优化时,在现有优化的基础上,应该考虑进一步减少运算或减少 变量的方法。 例1:合并同类运算 F"〓 ab+brac F=b(atc+ac F 12支晶体管 10只晶体管 例2:消除反变量
CMOS 组合逻辑的共同特点 设 F 为一个只包含“与、或”的逻辑运算，则其反函数 F’总可以采用单级 电路运算实现； 运算电路由接地的 N 网络和接正电源的 P 网络构成； “与、或”运算在 N 网络中表现为“串连、并联”，P 网络与 N 网络对偶； 所有单级电路都必然为反相输出，正相输出电路至少为 2 级电路； 当输入端数量为 n 时，电路中最大可能的导通电阻为单晶体管导通电阻的 n 倍； 电路设计优化时，在现有优化的基础上，应该考虑进一步减少运算或减少 变量的方法。 例 1：合并同类运算 12 支晶体管 10 只晶体管 例 2：消除反变量
F=C+' BC 4'4 A41 C-2(4cy (C)-o B 14只晶体管 12只晶体管 cM0S时序逻辑 考虑到电路效率,组合逻辑决的输入数量受到限制,必须进行分级迳算; 通常采用寄存器传输方式进行电路结构设计:每个组合块的输入输出均来 自或存放到寄存器组中;在同步电路中,所有的寄存器都在同样的时钟边沿传 递数据 下一状态激励 当前状态 输出逻辑 流水线存 流水线 时钟信号 S-R锁存器 p385图7-5 00上一个Q值上一个QN值
14 只晶体管 12 只晶体管 CMOS 时序逻辑 考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算； 通常采用寄存器传输方式进行电路结构设计：每个组合块的输入输出均来 自或存放到寄存器组中；在同步电路中，所有的寄存器都在同样的时钟边沿传 递数据； S-R 锁存器 p.385 图 7-5
亚稳态或不确定态问题 最小脉冲宽度:传播延迟 D锁存器(带使能端) p388图7-12 0x上一个Q值上一个礁 将同步S-R的輸入反相连接,消除输入状态的约束(11 建立时间与保持时间:在C的边沿附近;输入不能在此段时间内变化; 时序电路中的时间关系 (激勵、时钟)一触发器輸出一组合逻辑一下一级触发器 T:触发器延迟时间:从时钟改变到触发器输出稳定; TD:组合逻辑延迟时间; Tpd:触发器时钟的延迟容限; 系统时钟周期T>TC+ TD+Tsetup-Tpd; 数字集成电路的设计特点 组合电路设计 简单单元系统:输入变量少 穷举输入变量组合与输出的关系:真值表/卡诺图;
亚稳态或不确定态问题 最小脉冲宽度：传播延迟 D 锁存器（带使能端） p.388 图 7-12 将同步 S-R 的输入反相连接，消除输入状态的约束（11）； 建立时间与保持时间：在 C 的边沿附近；输入不能在此段时间内变化； 时序电路中的时间关系： （激励、时钟）--触发器输出—组合逻辑—下一级触发器 TC：触发器延迟时间：从时钟改变到触发器输出稳定； TD：组合逻辑延迟时间； Tpd：触发器时钟的延迟容限； 系统时钟周期 T>TC+TD+Tsetup-Tpd； 数字集成电路的设计特点 组合电路设计 简单单元系统：输入变量少 穷举输入变量组合与输出的关系：真值表/卡诺图；
化简为最简与非一与非结构:函数表达式 较复杂的系統:输入变量多 将部分变量进行译吗,生成控制量 选择其他变量产生的输入输出关系; 利用多级分支结构实现:判断与分支 涉及多位运算的系统 拆分为1位或2位运算,构成单元模块; 以模块顺序连接构成多位运算:模块连接 时序电路设计 以时钟控制功能块的执行; 以状态变化图进行设计:进程设计; 对于复杂系统,分割为子系统,采用流水方式设计; 全定制设计(ASIC):基于版图级的优化设计; 从每个晶体管的布局连接进行优化;能够得到最好的性能; 设计时间长,费用高;(年、百万美元) 目前普遍采用标准单元设计和IP复用方法进行设计;
化简为最简与非-与非结构：函数表达式 较复杂的系统：输入变量多 将部分变量进行译码，生成控制量； 选择其他变量产生的输入输出关系； 利用多级分支结构实现：判断与分支 涉及多位运算的系统 拆分为 1 位或 2 位运算，构成单元模块； 以模块顺序连接构成多位运算：模块连接 时序电路设计 以时钟控制功能块的执行； 以状态变化图进行设计：进程设计； 对于复杂系统，分割为子系统，采用流水方式设计； 全定制设计（ASIC）：基于版图级的优化设计； 从每个晶体管的布局连接进行优化；能够得到最好的性能； 设计时间长，费用高；（年、百万美元） 目前普遍采用标准单元设计和 IP 复用方法进行设计；
口口口口口口口 标准单几行 布线通道 布线通道 口口口口口口口 图1.37基于标准单元设计的个简化的布局设计 口口口口口c口口口口口口D口口 0口自口口口 138个包含两个单独的功能块和一个公共信号总线的基于标准单元设计的简化版图规 半定制设计:基于晶体管级的优化设计; 采用标准单元门阵列进行设计,只设计标准单元门的连接线;
半定制设计：基于晶体管级的优化设计； 采用标准单元门阵列进行设计，只设计标准单元门的连接线；
设计时间短,费用低;(月、万美元) 回回可回回 为了简化版图设计,提高设计效率,可以采用标准门单元进行初步设计, 待设计遁过验证后,再对各局部功能单元进行优化;对于产量规模不大的器件, 也可以直接采用这种方式进行生产 所谓标准门单元是在硅片上按照某种规范的方式制造出大量的标准门阵列 (晶体管阵列)但没有进行相互的连接;用户在设计时,根据电路的功能要求, 将对应的逻辑关系表达为晶体管的互连关系,再将这种互连关系转换为连线版 图,从而在门阵列基础上实现所设计的电路。 下面列出常见的标准门单元的结构形式,同时列出与非门、或非门的电路 结构 VCc grd 标准门单元 F=(ABC) F=(A+B+C)
设计时间短，费用低；（月、万美元） 为了简化版图设计，提高设计效率，可以采用标准门单元进行初步设计， 待设计通过验证后，再对各局部功能单元进行优化；对于产量规模不大的器件， 也可以直接采用这种方式进行生产。 所谓标准门单元是在硅片上按照某种规范的方式制造出大量的标准门阵列 （晶体管阵列），但没有进行相互的连接；用户在设计时，根据电路的功能要求， 将对应的逻辑关系表达为晶体管的互连关系，再将这种互连关系转换为连线版 图，从而在门阵列基础上实现所设计的电路。 下面列出常见的标准门单元的结构形式，同时列出与非门、或非门的电路 结构
作为标准门单元需要妥善考虑内部连线与外部连线的问题,由于绝大多数 的3变量逻辑(此处的变量数指正反变量之和)的连接能够在一个3变量门单 元内部实现,而大多数的4变量逻辑无法在一个4变量门单元内实现,因此标 准门单元的设置通常采用3变量单元块形式(如图所示) 在进行此类设计的门级阶段,首先应尽量减少正反变量之和,尽量将功能单元 分割为3输入逻辑,尽量寻求公共项,并合理排布公共项使电路中的互连线尽 可能短少
作为标准门单元需要妥善考虑内部连线与外部连线的问题，由于绝大多数 的 3 变量逻辑（此处的变量数指正反变量之和）的连接能够在一个 3 变量门单 元内部实现，而大多数的 4 变量逻辑无法在一个 4 变量门单元内实现，因此标 准门单元的设置通常采用 3 变量单元块形式（如图所示）。 在进行此类设计的门级阶段，首先应尽量减少正反变量之和，尽量将功能单元 分割为 3 输入逻辑，尽量寻求公共项，并合理排布公共项使电路中的互连线尽 可能短少
可编程逻辑设计(PLD):基于门极或逻辑级的优化设计; 采用复杂可编程逻輯块(CPLD)或现场可编程门阵列(FPGA)进行设计; CPLD的结构特点:基于PLD的组合构成 由GLB、I0C及可编程连线构成 每个GLB相当于一个GAL 以与或结构編程为主,采用 EPROM方式保存; 以门电路为主,触发器较少; 口口口口囗日口口口口口口口囗 口口口 ■■口■ PLD 口囗口口口口口口口口口口口口口
可编程逻辑设计（PLD）：基于门极或逻辑级的优化设计； 采用复杂可编程逻辑块（CPLD）或现场可编程门阵列（FPGA）进行设计； CPLD 的结构特点：基于 PLD 的组合构成 由 GLB、IOC 及可编程连线构成 每个 GLB 相当于一个 GAL 以与或结构编程为主，采用 EPROM 方式保存； 以门电路为主，触发器较少；
