MAX+PLUsⅡ 特点 PLD主要厂商 Altera公司设计的BDA工具,得到广泛应用; 可采用原理图输入和文本輸入等多种设计输入方式; 可支持VHDL、 Verilog HDI、AHDL等多种硬件设计语言; 可进行編辑、编译、仿真、综合、芯片编程等设计全过程操 作 符合工业标准,能在各类设计平台上运行 操作方便、简单易学 主要使用步骤 设计输入一检查編译一功能仿真 例:全加器设计 MNR -R:IMFs2B 点击图标、打开程序; 建立新文件,打开文本编辑器;
MAX+PLUS Ⅱ 特点： PLD 主要厂商 Altera 公司设计的 EDA 工具，得到广泛应用； 可采用原理图输入和文本输入等多种设计输入方式； 可支持 VHDL、Verilog HDL、AHDL 等多种硬件设计语言； 可进行编辑、编译、仿真、综合、芯片编程等设计全过程操 作； 符合工业标准，能在各类设计平台上运行； 操作方便、简单易学； 主要使用步骤 设计输入--检查编译—功能仿真 例：全加器设计 点击图标、打开程序； 建立新文件，打开文本编辑器；
帽山格BBd如a口 AA M ≌ file/save:建立一个.vhd文件; 日M格距总四公国日洗思一一:D 輸入编辑ⅦDL程序;输入完毕之后保存文件;
file/save：建立一个.vhd 文件； 输入编辑 VHDL 程序；输入完毕之后保存文件；
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注意：文件名即为所设计电路的模块名称，一定要意义明确； 文件名由英文字母和数字组成，以英文字母开始； 英文字母不分大小写； 文件保存路径：在硬盘上指定一个文件夹进行保存，该 文件夹将成为默认的 work 库； 2、检查编译 选择 file/project/set project to current file，为当前 文件建立项目； 选择 asigne/device: FLEX10K/AUTO,为编译目标指定 PLD 器 件；
:.= 选择圖对程序进行保存、检查; 根据检查提示错误对程序进行修改,直到完成检查; 使用編译器对程序进行編譯; 编译成功后,可选择file/ create default symbo1将所设计 电路保存为符号文件(模块)在以后的设计中,可以像调用 其他元件一样调用此模块; 编译完成后,可以在文本编辑器中,打开同名的rpt文件(报
选择 对程序进行保存、检查； 根据检查提示错误对程序进行修改，直到完成检查； 使用编译器 对程序进行编译； 编译成功后，可选择 file/create default symbol 将所设计 电路保存为符号文件（模块），在以后的设计中，可以像调用 其他元件一样调用此模块； 编译完成后，可以在文本编辑器中，打开同名的.rpt 文件（报
告文件),检查对所选择PLD器件编程的详细结果 种如最a国选黑:B要 corp/ Device Frost output Fimir story stored Lcs s ur iiE EPF1010Lc84-33 v1ce-specific Information: Logie for device fa comp led thout errors : Output 可以利用F1 oorplan Editor中检查器件的布线情况; 用目目目目目目目泪目旧目目目目目目 利用 Timing Analyzer检查器件各端口间的传输延迟;
告文件），检查对所选择 PLD 器件编程的详细结果； 可以利用 Floorplan Editor 中检查器件的布线情况； 利用 Timing Analyzer 检查器件各端口间的传输延迟；
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3、功能仿真 打开波形编辑器(waveform editor)； 用右键点击 Name 区域，从 SNF 文件输入端口名称：
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点击 List，选定所需的端口，确认即可； 单击输入端口的 value，设定输入信号波形： 在 File/End time 中选择仿真时间长度，在 Option/Grid size 中选择时钟刻度； 完成所有输入信号的设定后，保存文件（.scf）；
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打开仿真器（simulator），进行功能仿真； 仿真结束后 OpenSCF 即可看到各输出信号的波形；可以检查 输入/输出关系是否符合设计要求；
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注意：在上述仿真中，已经包含了通过器件综合引入的标准 逻辑块的时间延迟信息，但与具体器件中的实际时间延迟仍 然存在一些误差
