functional HDE FSM BDE A options sImulation Active-HDL4. 2 optIons post-synthesis reports synthesis options simulation optIons ? 口 timing eports implementation options simulation Foundation
设计中心 Active-HDL4.2 FPGA Express Foundation
esTc 设计中 Active-HDL Design Entry Tools HDL Editor (hde) State Diagram Editor (FSM) Block Diagram Editor (BDE
设计中心 Active-HDL Design Entry Tools • HDL Editor （HDE） • State Diagram Editor （FSM） • Block Diagram Editor （BDE）
Design Entry Tools Language HDL Block Diagram State Diagram Assistant Editor Code Graphics Editor Editor VHDL/Verilog/EDIF VHDL/Verilog Generator Generator Debugging Tools Control Tools verilog VHDL EDIF Processes Compiler Compiler Compiler Design Explorer Watch Design Browser Simulator Kernel Call Stack Design Flow Manager Dataflow Library Manager Waveform List Console Editor Viewer Simulation Output viewers
设计中心
esTc 设计中 Training Introduction 个简单频率计的设计(带BCD计数器、LED 七段码显示控制) ·频率计的基本原理:将输入信号频率与基准时钟 频率进行比较 ·频率计在测量输入频率时,即测量状态下 START信号为1 该设计采用3三种描述模式:ⅥHDL行为代码模 式(HDE)、状态图模式(FSM)、框图模式(BDE) ·顶层框图将所有模块拼接起来
设计中心 Training Introduction • 一个简单频率计的设计（带BCD计数器、LED 七段码显示控制） • 频率计的基本原理：将输入信号频率与基准时钟 频率进行比较 • 频率计在测量输入频率时，即测量状态下 START信号为‘1’ • 该设计采用3三种描述模式：VHDL行为代码模 式(HDE)、状态图模式(FSM)、框图模式(BDE) • 顶层框图将所有模块拼接起来
UesTC 设计中 简单频率计框图 JHEX(O )LED(6-0)---DLED_A(6 EX2LED F INPUTD JHEX(0 )LED(6-0)---DLED B(6.0 PATTERNDF-PATTERN ICLK BCD A0 0/ BCD_A(3: 0) HEXLED BCD_B(3: 0) BCD_B(3: RESETDRESET GATE GATE BCD_C(: 0) BCD_ C3: 0) JHEXG O)LEDG D--DLED_C(6.0) END RESET STARTD-START END, RESET BCDD③:0) RESET BCD_D(: 0) HEX2LEI CONTROL CNT BCD JHEX(3-0)LED. --DLED_D(6.0) HEX2LED
设计中心 简单频率计框图
esTc 设计中 频率计主要模块 The following blocks are used in the design 一HEX2 LED -LED七段码显示转换模块(HDE) CNT BCD-4位十进制BCD计数器模块(BDE) (包含AND2和CNT4b俩子模块) CONTROL-频率计控制模块(FSM) Top frqm-顶层设计(BDE)
设计中心 频率计主要模块 • The following blocks are used in the design: – HEX2LED - LED七段码显示转换模块（HDE） – CNT_BCD - 4位十进制BCD计数器模块（BDE） (包含 AND2和 CNT_4b俩子模块) – CONTROL - 频率计控制模块（FSM） – Top_frqm - 顶层设计（BDE）
UesTC 设计中 BDE New Source File Wizard-Language Choose the language that will be generated from the block diagram. This can be changed from the Block Diagram Editor if required CEDIE WH C Verilog 上一步0)下一步四 取消 EDIF (Electronic Data Interchange Format)
设计中心 BDE • EDIF(Electronic Data Interchange Format)
esTc 设计中 38创建顶层框图 Top frqm The completed Top frqm block diagram should look like this HEX(: D LED(6: D F INPUTD U1 HEX③30)LED60) DLED B(6.0) F_PATTERND+_PATTERN BCD_A(3: 0) CLK BCD_A( HEXZLED BCD_B(3:0) GATE B CD_ B(: 0 RESETDRESET GATE川 GATE BCD C(3: 0 B CD_C(: D) HEX(: D)LED(6: 0) DLED C(6: 0) START D START END RESET END RESET BCD D(3: 0 RESET BCD_D( D HEXZLED CONTROL CNT BCD HEX③30)LED00) DLED D(6:0) HEXZLED Please save the diagram, close it, drag it to the Functional folder in the design Browser and reopen it
设计中心 3.8 创建顶层框图Top_frqm • The completed Top_frqm block diagram should look like this: • Please save the diagram, close it, drag it to the Functional folder in the Design Browser and reopen it
esTc 设计中 设计内容 1.HEX2 LED -LEDL段码显示转换模(HDE 2. CNT BCD-4位1进能BCD计数器模(BDE) (包含AND2和CNT45/子模块) 3. Top frqm-顶层设计(BDE) 4. CONTROL频率计控制模块(选学) (FSM)
设计中心 1. HEX2LED - LED七段码显示转换模(HDE) 2. CNT_BCD - 4位十进制BCD计数器模（BDE） (包含 AND2和 CNT_4b俩子模块) 3. Top_frqm - 顶层设计（BDE） 4. CONTROL - 频率计控制模块（选学） （FSM） 设计内容
START=O RESET=1 状态转移图 IDLE GATEs=O END_RESET∈=1 STAR=1 START=O GATE== END RESET<=0 GATE<=0 END RESET<=O STAR=1 END CYCLE E OPEN GATE
设计中心 状态转移图
